Active HDL

Aldec公司所提供的高階FPGA及ASIC設計和驗證環境—Active-HDL，能夠協助工程人員進行電信、軍事，或者消費性電子等套用的硬體實現

基本介紹

• 軟體名稱：Active-HDL
• 開發商：Aldec,Inc
• 軟體版本： 8.1
• 更新時間：2008年09月11日

發展歷程

美國、內華達州－提供ASIC及FPGA先進設計工具以及混合語言模擬的領導廠商－Aldec,Inc.，於近日宣布Active-HDL最新版本-Active-HDL 8.1，已於2008年09月11日正式上市。Active-HDL是集成VHDL，Verilog，EDIF，System C開發環境。它由設計工具，VHDl&Verilog編譯器，單仿真核心，調試工具，圖形仿真和資源、庫等管理工具，可讓用戶運行仿真，綜合，實現，以及第三方工具。

主要功能

Aldec公司所提供的高階FPGA及ASIC設計和驗證環境—Active-HDL，能夠協助工程人員進行電信、軍事，或者消費性電子等套用的硬體實現。Active-HDL能夠和業界標準相容，如IEEE、ISO、IEC及其它標準等，它為您的設計提供了極廣的覆蓋率及支援。 其它強大的功能和工具，如程式碼覆蓋率分析(Code Coverage Analysis)，圖表編輯器，和狀態圖表編輯器，都能協助您以非平行的方式檢視您的設計元素。Active-HDL具備除錯工具，能支援Soft或Hard IP Core元件；其它的特色如圖形化使用介面、程式語法、或混合模式開發都能加快您的設計速度。