《高速信令——抖動建模、分析與預算》是2014年電子工業出版社出版的圖書。
基本介紹
- 中文名：高速信令——抖動建模、分析與預算
- 作者：(美)吳瓊碩,(美)袁興朝
- 譯者：李玉山,初秀琴,路建民 等
- 出版時間：2014年01月01日
- 出版社：電子工業出版社
- ISBN：9787121217395
內容簡介,目錄,
內容簡介
本書從體系架構開始直到批量生產的全過程討論其中的信號完整性問題，深入討論了設計、實現和驗證技術。內容包括在無源通道建模、電源噪聲及抖動建模、系統容限預測等方面的最新進展；如何在電壓預算和時序預算之間進行平衡折中，以改善批量生產時的魯棒性；實用又穩定的關鍵網路參數轉換公式；為互連寬頻建模難題給出更好的解決方案；最佳化信道性能的均衡技術；有關抖動和時鐘網路拓撲結構之間關係的新發現；有關片上底層鏈路性能的測試/測量技術；信號完整性技術的發展趨勢和研究方向。
目錄
第1章 緒論
1.1 信號完整性分析的走向
1.2 高速信號完整性設計的挑戰
1.3 本書的章節編排
參考文獻
第2章 高速信令基礎知識
2.1 I/O信令的基本構件
2.2 噪聲源
2.3 抖動的要點與分解
2.4 小結
參考文獻
第Ⅰ篇 通道建模與設計
第3章 通道建模與設計方法學
3.1 通道的設計方法學
3.2 通道的建模方法學
3.3 用電磁場求解器建模
3.4 背板通道建模示例
3.5 小結
參考文獻
第4章 網路參數
4.1 多導體系統的廣義網路參數
4.2 構建準確的S參數時域模型
4.3 無源性條件
4.4 因果性條件
4.5 小結
參考文獻
第5章 傳輸線
5.1 傳輸線理論
5.2 前向與後向串擾
5.3 傳輸線的時域仿真
5.4 基於測量的傳輸線建模
5.5 片上連線建模
5.6 片上、 封裝及PCB走線之對比
5.7 小結
參考文獻
第Ⅱ篇 鏈路性能分析
第6章 通道的電壓預算與時序預算
6.1 時序預算方程及其分量
6.2 光纖通道的雙δ模型
6.3 構件分量級的時序預算
6.4 時序預算方程的缺陷
6.5 電壓預算方程及其分量
6.6 小結
參考文獻
第7章 製造工藝波動建模
7.1 田口法簡介
7.2 DDR DRAM的指令/地址通道示例
7.3 背板鏈路建模示例
7.4 小結
7.5 本章附錄
參考文獻
第8章 鏈路BER建模與仿真
8.1 歷史回顧與內容編排
8.2 鏈路BER的統計建模框架
8.3 符號間干擾建模
8.4 傳送器和接收器抖動建模
8.5 周期性抖動建模
8.6 小結
參考文獻
第9章 快速時域通道仿真技術
9.1 快速時域仿真流程綜述
9.2 快速系統仿真技術
9.3 同時開關噪聲示例
9.4 抖動建模方法對比
9.5 最大失真分析
9.6 小結
參考文獻
第10章 鏈路BER分析的時鐘模型
10.1 獨立及公共時鐘抖動模型
10.2 公共時令方案建模
10.3 CDR電路建模
10.4 無源通道抖動衝激回響與抖動放大
10.5 小結
參考文獻
第Ⅲ篇 電源噪聲與抖動
第11章 電源完整性工程綜述
11.1 PDN的設計指標與電源預算
11.2 電源預算的分量
11.3 電源預算的推導
11.4 電源噪聲分析方法學
11.5 電源噪聲分析的步驟
11.6 小結
參考文獻
第12章 SSN的建模與仿真
12.1 SSN建模中的挑戰
12.2 信號完整性與電源完整性協同仿真方法學
12.3 信號電流迴路與電源噪聲
12.4 其他SSN建模專題
12.5 案例分析： 民品DDR2 SSN分析
12.6 小結
參考文獻
第13章 抑制SSN的編碼與信令
13.1 數據匯流排反相編碼
13.2 基於4b/6b編碼的偽差分信令
13.3 小結
參考文獻
第14章 電源噪聲與抖動表征
14.1 電源噪聲引起抖動的重要性
14.2 PSIJ建模方法學綜述
14.3 噪聲與抖動仿真方法學
14.4 案例分析
14.5 小結
參考文獻
第15章 襯底噪聲引起的抖動
15.1 簡介
15.2 建模技術
15.3 測量技術
15.4 案例分析
15.5 小結
參考文獻
第Ⅳ篇 高 級 專 題
第16章 片上鏈路的測量技術
16.1 Shmoo與BER眼圖測量
16.2 獲取信號波形
16.3 鏈路性能的測量與關聯
16.4 片上電源噪聲的測量技術
16.5 高級電源完整性測量
16.6 小結
參考文獻
第17章 信號調理
17.1 單位回響
17.2 均衡技術
17.3 自適應均衡算法
17.4 CDR與均衡自適應的相互作用
17.5 基於ADC的接收均衡
17.6 對高速線纜均衡的展望
17.7 小結
參考文獻
第18章 套用
18.1 XDR： 高性能差分存儲系統
18.2 移動XDR:低功耗差分存儲系統
18.3 DDR3後的主存儲系統
18.4 信令系統展望
