《高新科技譯叢:數字積體電路分析與設計(第2版)》從現代跨學科的觀點出發，重點介紹基本原理，可供將來要從事積體電路設計的工程師使用。它給從事超大規模積體電路設計與製造的工程師提供一個修訂的教學參考書，《高新科技譯叢:數字積體電路分析與設計(第2版)》關注該領域最新的進展，包括器件尺寸不斷減小的情況下工作原理新的套用。
基本介紹
- 中文名：高新科技譯叢:數字積體電路分析與設計
- 作者：艾爾斯 (John E.Ayers)
- 出版社：國防工業出版社
- 頁數：357頁
- 開本：16
- 品牌：國防工業出版社
- 譯者：楊兵
- 出版日期：2013年3月1日
- 語種：簡體中文
- ISBN：7118085685
內容簡介,作者簡介,圖書目錄,
內容簡介
《高新科技譯叢:數字積體電路分析與設計(第2版)》的初衷是在目前有關電晶體電子學和VLSI設計與製造作為一個獨立主題的眾多領域的教材間起到橋樑作用。
像第1版一樣，《高新科技譯叢:數字積體電路分析與設計(第2版)》對積體電路工程師和該領域研究人員至關重要，為他們從事更先進的工作提供所需要的跨學科的引導。
作者簡介
作者：（美國）艾爾斯（John E.Ayers） 譯者：楊兵
圖書目錄
第1章引言
1.1歷史展望與摩爾定律
1.2數字積體電路的電學性能
1.2.1邏輯功能
1.2.2靜態電壓傳輸特性
1.2.3瞬態特性
1.2.4扇入和扇出
1.2.5功耗
1.2.6功率延遲積
1.3計算機輔助設計與驗證
1.4製造
1.5半導體和結
1.6 MOS電晶體
1.7 MOS門電路
1.8互連
1.9動態CMOS
1.10低功耗CMOS
1.11雙穩態電路
1.12存儲器
1.13輸入
1.14實際的觀點
1.15小結
練習題
參考文獻
第2章製造
2.1引言
2.2基本的CMOS製造工序
2.3先進的高性能CMOS工藝
2.3.1銅布線
2.3.2金屬柵
2.3.3高，c柵介質
2.4光刻和掩膜版
2.5版圖和設計規則
2.5.1最小線寬和間隔
2.5.2接觸孔和過孔
2.6測試及成品率
2.7封裝
2.8老化和加速試驗
2.9實際的觀點
2.10總結
練習題
參考文獻
第3章半導體和pn結
3.1引言
3.2矽的晶體結構
3.3能帶
3.4載流子濃度
3.4.1本徵矽
3.4.2 n型矽
3.4.3 p型矽
3，5電流傳輸
3.6載流子連續性方程
3.7泊松方程
3.8 pn結
3.8.1零偏置（熱平衡）
3.8.2耗盡電容
3.8.3正向偏置電流
3.8.4反向偏置
3.8.5反向擊穿
3.9金屬一半導體結
3.10 SPICE模型
3.11實際的觀點
3.12小結
練習題
參考文獻
第4章MOS電晶體
4.1引言
4.2 MOS電容
4.3閾值電壓
4.4 MOSFET的電流一電壓特性
4.4.1線性區工作
4.4.2飽和區工作
4.4.3亞閾值區工作
4.4.4渡越時間
4.5短溝道MOSFET
4.5.1短溝道效應
4.5.2窄溝道效應
4.5.3漏導致的勢壘降低
4.5.4溝道長度調製
4.5.5依賴電場的遷移率和速度飽和
4.5.6短溝道MOSFET渡越時間
4.6 MOSFET設計
4.7MOSFET電容
4.7.1氧化層電容
4.7.2 pn結電容
4.7.3密勒效應
4.8 MOSFET恆定電場的按比例縮小
4.9 SPICE中的MOSFET模型
4.9.1MOSFET level 1模型
4.9.2伯克利短溝道絕緣柵場效應電晶體模型
4.10 SPICE說明
4.11實際的觀點
4.12小結
練習題
參考文獻
第5章MOS門電路
5.1反相器靜態特性
5.2臨界電壓
5.2.1輸出高電壓VOH
5.2.2輸出低電壓VOL
5.2.3輸入低電壓VIL
5.2.4輸入高電壓VIH
5.2.5開關閾值（中點）電壓VM
5.3功耗
5.4傳輸延遲
5.5扇出
5.6 NOR電路
5.7NAND電路
5.8 XOR電路
5.9一般的邏輯設計
5.10傳輸電晶體電路
5.11 SPICE驗證
5.12實際的觀點
5.13小結
練習題
第6章靜態CMOS
6.1引言
6.2電壓傳輸特性
6.2.1電壓狀態1：n—MOS電晶體處於截止區而p—MOS電晶體處於線性區
6.2.2電壓狀態2：n—MOS電晶體處於飽和區而p—MOS電晶體處於線性區
6.2.3電壓狀態3：兩個MOS電晶體都處於飽和區
6.2.4電壓狀態4：n—MOS電晶體處於線性區而p—MOS電晶體處於飽和區
6.2.5電壓狀態5：n—MOS電晶體處於線性區而p—MOS電晶體處於截止區
6.3負載表面分析
6.4臨界電壓
6.4.1輸入低電壓VIL
6.4.2開關閾值VM
6.4.3輸入高電壓VIH
6.5穿通（短路）電流
6.5.1電流狀態1：n—MOS電晶體處於截止區
6.5.2電流狀態2：n—MOS電晶體處於飽和區
6.5.3電流狀態3：p—MOS電晶體處於飽和區
6.5.4電流狀態4：p—MOS電晶體處於截止區
6.5.5穿通電流統一的表達式
6.5.6閾值電壓的影響
6.6傳輸延遲
6.6.1從高電平至低電平傳輸延遲tPHL
6.6.2低電平到高電平傳輸延遲tPLH
6.6.3傳輸延遲的設計方程
6.6.4在對稱反相器中的傳輸延遲
6.6.5傳輸延遲的近似表達式
6.6.6輸入上升時間和下降時間的影響
6.7反相器的上升時間和下降時間一
6.7.1下降時間
6.7.2上升時間
6.7.3輸入上升時間和下降時間對輸出上升時間和下降時間的影響
6.8短溝道CMOS的傳輸延遲
6.8.1在短溝道CMOS中從高電平至低電平傳輸延遲
6.8.2短溝道CMOS低電平到高電平的傳輸延遲
6.8.3短溝道與長溝道延遲方程比較
6.8.4短溝道CMOS傳輸延遲設計方程
6.9功耗
6.9.1電容開關功耗
6.9.2短路功耗
6.9.3泄漏電流功耗
6.10扇出
6.11作為扇出函式的電路延遲
6.12CMOS環形振盪器
6.13CMOS反相器設計
6.14CMOS NAND電路
6.14.1在CMOS NAND門中電晶體尺寸的調整
6.14.2CMOS NAND門的靜態特性
6.14.3CMOS NAND門的動態特性
6.15CMOS NOR電路
6.16 CMOS實現的其他邏輯功能
6.16.1AND—OR—INVERT門電晶體尺寸的調整
6.1774HC系列CMOS
6.18準n—MOS電路
6.19CMOS按比例縮小
6.19.1CMOS_全比例縮小
6.19.2 CMOS的恆定電壓按比例縮小
6.20 CMOS中的閂鎖
6.21 SPICE驗證
6.22實際的觀點
6.23小結
練習題
第7章互連線
7.1引言
7.2互連線的電容
7.3互連線的電阻
7.4互連線的電感
7.5互連延時建模
7.5.1電容集總模型
7.5.2分散式模型
7.5.3傳輸線模型
7.6串擾
1.1歷史展望與摩爾定律
1.2數字積體電路的電學性能
1.2.1邏輯功能
1.2.2靜態電壓傳輸特性
1.2.3瞬態特性
1.2.4扇入和扇出
1.2.5功耗
1.2.6功率延遲積
1.3計算機輔助設計與驗證
1.4製造
1.5半導體和結
1.6 MOS電晶體
1.7 MOS門電路
1.8互連
1.9動態CMOS
1.10低功耗CMOS
1.11雙穩態電路
1.12存儲器
1.13輸入
1.14實際的觀點
1.15小結
練習題
參考文獻
第2章製造
2.1引言
2.2基本的CMOS製造工序
2.3先進的高性能CMOS工藝
2.3.1銅布線
2.3.2金屬柵
2.3.3高，c柵介質
2.4光刻和掩膜版
2.5版圖和設計規則
2.5.1最小線寬和間隔
2.5.2接觸孔和過孔
2.6測試及成品率
2.7封裝
2.8老化和加速試驗
2.9實際的觀點
2.10總結
練習題
參考文獻
第3章半導體和pn結
3.1引言
3.2矽的晶體結構
3.3能帶
3.4載流子濃度
3.4.1本徵矽
3.4.2 n型矽
3.4.3 p型矽
3，5電流傳輸
3.6載流子連續性方程
3.7泊松方程
3.8 pn結
3.8.1零偏置（熱平衡）
3.8.2耗盡電容
3.8.3正向偏置電流
3.8.4反向偏置
3.8.5反向擊穿
3.9金屬一半導體結
3.10 SPICE模型
3.11實際的觀點
3.12小結
練習題
參考文獻
第4章MOS電晶體
4.1引言
4.2 MOS電容
4.3閾值電壓
4.4 MOSFET的電流一電壓特性
4.4.1線性區工作
4.4.2飽和區工作
4.4.3亞閾值區工作
4.4.4渡越時間
4.5短溝道MOSFET
4.5.1短溝道效應
4.5.2窄溝道效應
4.5.3漏導致的勢壘降低
4.5.4溝道長度調製
4.5.5依賴電場的遷移率和速度飽和
4.5.6短溝道MOSFET渡越時間
4.6 MOSFET設計
4.7MOSFET電容
4.7.1氧化層電容
4.7.2 pn結電容
4.7.3密勒效應
4.8 MOSFET恆定電場的按比例縮小
4.9 SPICE中的MOSFET模型
4.9.1MOSFET level 1模型
4.9.2伯克利短溝道絕緣柵場效應電晶體模型
4.10 SPICE說明
4.11實際的觀點
4.12小結
練習題
參考文獻
第5章MOS門電路
5.1反相器靜態特性
5.2臨界電壓
5.2.1輸出高電壓VOH
5.2.2輸出低電壓VOL
5.2.3輸入低電壓VIL
5.2.4輸入高電壓VIH
5.2.5開關閾值（中點）電壓VM
5.3功耗
5.4傳輸延遲
5.5扇出
5.6 NOR電路
5.7NAND電路
5.8 XOR電路
5.9一般的邏輯設計
5.10傳輸電晶體電路
5.11 SPICE驗證
5.12實際的觀點
5.13小結
練習題
第6章靜態CMOS
6.1引言
6.2電壓傳輸特性
6.2.1電壓狀態1：n—MOS電晶體處於截止區而p—MOS電晶體處於線性區
6.2.2電壓狀態2：n—MOS電晶體處於飽和區而p—MOS電晶體處於線性區
6.2.3電壓狀態3：兩個MOS電晶體都處於飽和區
6.2.4電壓狀態4：n—MOS電晶體處於線性區而p—MOS電晶體處於飽和區
6.2.5電壓狀態5：n—MOS電晶體處於線性區而p—MOS電晶體處於截止區
6.3負載表面分析
6.4臨界電壓
6.4.1輸入低電壓VIL
6.4.2開關閾值VM
6.4.3輸入高電壓VIH
6.5穿通（短路）電流
6.5.1電流狀態1：n—MOS電晶體處於截止區
6.5.2電流狀態2：n—MOS電晶體處於飽和區
6.5.3電流狀態3：p—MOS電晶體處於飽和區
6.5.4電流狀態4：p—MOS電晶體處於截止區
6.5.5穿通電流統一的表達式
6.5.6閾值電壓的影響
6.6傳輸延遲
6.6.1從高電平至低電平傳輸延遲tPHL
6.6.2低電平到高電平傳輸延遲tPLH
6.6.3傳輸延遲的設計方程
6.6.4在對稱反相器中的傳輸延遲
6.6.5傳輸延遲的近似表達式
6.6.6輸入上升時間和下降時間的影響
6.7反相器的上升時間和下降時間一
6.7.1下降時間
6.7.2上升時間
6.7.3輸入上升時間和下降時間對輸出上升時間和下降時間的影響
6.8短溝道CMOS的傳輸延遲
6.8.1在短溝道CMOS中從高電平至低電平傳輸延遲
6.8.2短溝道CMOS低電平到高電平的傳輸延遲
6.8.3短溝道與長溝道延遲方程比較
6.8.4短溝道CMOS傳輸延遲設計方程
6.9功耗
6.9.1電容開關功耗
6.9.2短路功耗
6.9.3泄漏電流功耗
6.10扇出
6.11作為扇出函式的電路延遲
6.12CMOS環形振盪器
6.13CMOS反相器設計
6.14CMOS NAND電路
6.14.1在CMOS NAND門中電晶體尺寸的調整
6.14.2CMOS NAND門的靜態特性
6.14.3CMOS NAND門的動態特性
6.15CMOS NOR電路
6.16 CMOS實現的其他邏輯功能
6.16.1AND—OR—INVERT門電晶體尺寸的調整
6.1774HC系列CMOS
6.18準n—MOS電路
6.19CMOS按比例縮小
6.19.1CMOS_全比例縮小
6.19.2 CMOS的恆定電壓按比例縮小
6.20 CMOS中的閂鎖
6.21 SPICE驗證
6.22實際的觀點
6.23小結
練習題
第7章互連線
7.1引言
7.2互連線的電容
7.3互連線的電阻
7.4互連線的電感
7.5互連延時建模
7.5.1電容集總模型
7.5.2分散式模型
7.5.3傳輸線模型
7.6串擾
