《高效能眾核異步微處理器設計關鍵技術研究》是依託中國人民解放軍國防科技大學，由王志英擔任項目負責人的面上項目。
基本介紹
- 中文名：高效能眾核異步微處理器設計關鍵技術研究
- 項目類別：面上項目
- 項目負責人：王志英
- 依託單位：中國人民解放軍國防科技大學
中文摘要,結題摘要,
中文摘要
目前，微處理器發展已經開始進入眾核時代，單個晶片上處理器核的數目呈現指數增長，然而功耗問題和互連問題一直是制約眾核微處理器發展的瓶頸問題。異步電路相比同步電路而言具有功耗低、電磁兼容性好、模組化程度高一系列優勢，可以從根本上解決當前眾核微處理器研究遇到的一些問題，在未來眾核微處理器發展過程中引入異步技術已成必然趨勢。本課題將針對眾核微處理器的功耗問題和互連問題，研究眾核異步微處理器設計關鍵技術，目的在於將異步電路的低功耗優勢與眾核微處理器豐富的計算資源優勢結合，建立高效能的眾核異步微處理器原型系統。本項目將針對高效能的眾核異步微處理器體系結構與計算模型、高效能的異步電路設計技術、高效能異步單核微處理器設計技術、高效能異步片上網路、眾核異步微處理器效能評估與最佳化等展開深入研究，最終實現眾核異步微處理器原型。本項目的研究將為高效能眾核微處理器的研究與實現提供堅實的理論和技術基礎。
結題摘要
在眾核時代，提高微處理器性能的同時保證低功耗設計是眾核微處理器設計中需要考慮的關鍵問題。傳統的微處理器電路實現方式一直採用同步電路，然而隨著半導體工藝發展，越來越多的設計問題開始在同步電路設計過程中凸顯。而異步電路相比同步電路而言具有功耗低、電磁兼容性好，模組化程度高一系列優勢。本課題針對眾核微處理器的功耗問題和互連問題，研究眾核異步微處理器設計關鍵技術。目的在於將異步電路的低功耗優勢與眾核微處理器豐富的計算資源優勢結合，建立高效能的眾核異步微處理器原型系統。本項目主要針對高效能的眾核異步微處理器體系結構與計算模型、高效能的異步電路設計技術、高效能異步單核微處理器設計技術、高效能異步片上網路、眾核異步微處理器效能評估與最佳化等展開深入研究。取得了如下成果：（1）研究了高效能眾核異步微處理器體系結構及計算模型，提出了一種異步眾核並行流體系結構。（2）研究高效能異步片上網路技術，提出了一種異步片上網路延遲無關容錯設計和一種基於異步數據觸發體系。（3）研究片上網路底層硬體設計，提出了一種高效的容錯片上網路路由器設計和實時路由算法。本課題所突破的關鍵技術能夠廣泛用於高效異步眾核處理器的設計與實現中, 為未來高性能處理器的發展奠定了理論和技術基礎。本課題全面完成了研究計畫。
