鎖相頻率合成器（phase locked frequency synthe-sizer）是用鎖相環實現的頻率合成器。頻率合成器是將一個高穩定度和高精度的標準頻率，經過對頻率的加、減、乘、除四則運算，產生同樣穩定度和精確度的大量離散、按一定頻率間隔輸出頻率的信號源。
基本介紹
- 中文名：鎖相頻率合成器
- 外文名：phase locked frequency synthe-sizer
單環頻率合成器,採用變模分頻器,多環頻率合成器,集成鎖相頻率合成器,
20世紀50年代出現了脈衝鎖相式頻率合成器。60年代末到70年代中，帶有可變分頻器的數字鎖相式頻率合成器得到發展。70年代末出現集成鎖相頻率合成器，80年代末已有多種產品問世，並在通信、廣播、電視、雷達、遙控、遙測、測量儀表等多種領域得到廣泛套用。
單環頻率合成器
用分頻比N可變的倍頻環就可構成最基本的單環頻率合成器。壓控振盪器的輸出頻率fv=Nfv，N改變（增加或減小）1時，fv改變間隔為fv，是fv變化的最小頻率間隔，稱fv為頻率分辨力。用程式控制分頻比的可變分頻器稱為程式分頻器。它比分頻比不變的固定分頻器的工作頻率要低得多，因此，這種合成器的工作頻率受程式分頻器的限制，不能做得很高。
在程式分頻器前接入一個分頻比為M的前置分頻器，則fv= N（Mfv），fv提高至M倍，同時最小頻率變化間隔也增大至M倍。
在程式分頻器前接入一個混頻器構成混頻環，則fv=fL+Nfv，fL為混頻器的本振頻率。此時fv提高了fL，程式分頻器的輸入頻率仍為Nfr，頻率分辨力仍為fr.但由混頻器產生的寄生信號和濾皮器引起的遲延對環路性能產生不利的影響。
採用變模分頻器
（也稱吞脈衝可變分頻器）可以獲得一種不改變頻率分辨力而能提高輸出頻率的單環頻率合成器。圖1所示的是由雙模前置分頻器M，除N和除A 程式分頻器（相當模為N和A的變模計數器）構成的吞脈衝頻率合成器的示意方框圖。M有除（P+1）和除P兩種分頻模式。在兩個計數器均未計滿時，
M的分頻比為P+1，壓控振盪器（VCO）輸出（P+1）A個脈衝後，A計數器計滿（因N>A）；M的分頻比改為P，壓控振盪器再輸出P（N一A）個脈衝後，N計數器也計滿，重複上述過程。每一計數周期，壓控振盪器共輸出NT=PN+A個脈衝，產生頻率為fv/NT的比相脈衝。環路鎖定後，fv=NTfv。例如，P=10，N=10，A=0～9，則fv=（100～109）fr。該合成方案的頻率分辨力仍為fr，而N和A的工作頻率則降低為fv/P或fv/（P+1）。這個方案已得到普遍採用。
圖1
圖1多環頻率合成器
單環合成器頻率分辨力受fr的限制不能很小，因fr小，頻率轉換速度慢，輸出信號噪聲大。若在壓控振盪器輸出接一分頻比為M的分頻器，fr不變，可使輸出頻率最小變化間隔降到。此時環路工作頻率要M倍於輸出頻率。採用多環頻率合成方案可以解決在不提高fv、不減小fr的情況下，減小頻率變化間隔。
圖2是三環路頻率合成器方框圖。圖中PLL—2為高位環，工作頻率高；PLL—1為低位環，經除M分頻後工作頻率較低；PLL—3為混頻環，經混頻環後輸出頻率，fV =（MN2+N1），頻率分辨力為fr/M。
圖2
圖2集成鎖相頻率合成器
有由單片集成鎖相環與中規模集成程式分頻器器構成的單環頻率合成器；有由TTL－ECL中規模集成環路部件構成的吞脈衝頻率合成器；有由CMOS工藝把參考振盪器、鑒相器、程式分頻器集成在一個基片上，外接環路濾波器和壓控振盪器的中規模單片集成頻率合成器；有由CMOS工藝把參考振盪器、鑒相器、各種分頻器和控制電路均集成在一個基片上，外接環路濾波器和壓控振盪器構成的大規模集成頻率合成器。這種頻率合成器的輸出頻率可用數據匯流排、並行、串列和BCD碼四種輸入編程方式控制。集成鎖相頻率合成器已廣泛用於無線電收發信系統、移動通信系統、AM/FM廣播接收機和電視調諧系統。
集成鎖相頻率合成器與微處理器的結合將促進頻率合成器進一步智慧型化，多功能化，為頻率合成器的套用和發展展現新的廣闊前景。
