邏輯仿真

邏輯仿真（英語：logic simulation），或稱邏輯模擬，是對硬體描述語言所定義數字電路行為的預測與檢驗，通常可以利用計算機仿真實現。邏輯仿真可以在具有不同物理抽象層次（級別）下進行，例如電晶體級、邏輯門級、暫存器傳輸級和行為級。其基本原理是使用計算機軟體模擬一個激勵信號，然後觀察所設計電路的回響行為。

基本介紹

• 中文名：邏輯仿真
• 外文名：logic simulation

驗證

邏輯仿真可以用作設計硬體中的驗證過程的一部分。模擬具有為用戶提供熟悉的外觀和感覺的優點，因為它由設計中使用的相同語言和符號構成。通過允許用戶直接與設計互動，模擬是設計師獲得設計反饋的自然方式。

模擬長度

調試然後驗證設計所需的工作量與設計的成熟度成正比。也就是說，在設計的早期階段，通常會很快發現錯誤和不正確的行為。隨著設計的成熟，模擬將需要更多的時間和資源來運行，並且錯誤將逐漸變得更長。在模擬現代系統的組件時，這尤其成問題;在模擬的單個時鐘周期中改變狀態的每個組件都需要幾個時鐘周期來模擬。

解決此問題的直接方法可能是在現場可程式門陣列上模擬電路。也可以探索形式驗證作為模擬的替代方法，儘管正式證明並非總是可行或方便。

加速邏輯仿真的一種前瞻性方法是使用分散式和並行計算。為了幫助評估模擬的徹底性，存在用於評估代碼覆蓋率，功能覆蓋率和邏輯覆蓋率工具的工具。

事件模擬與循環模擬

事件仿真允許設計包含簡單的定時信息 - 信號從一個地方傳播到另一個地方所需的延遲。在模擬期間，以事件的形式跟蹤信號變化。某個時間的更改會在一定延遲後觸發事件。事件按其發生的時間排序，並且當處理了特定時間的所有事件時，模擬時間將提前到下一個計畫事件的時間。事件模擬的運行速度取決於要處理的事件數（模型中的活動量）。

雖然事件模擬可以提供有關信號時序的一些反饋，但它不能代替靜態時序分析。在周期模擬中，無法指定延遲。使用周期精確模型，並在每個周期中評估每個門。因此，無論模型中的活動如何，循環模擬都以恆定速度運行。最佳化的實現可以利用低模型活動來通過跳過其輸入未改變的門的評估來加速模擬。與事件模擬相比，循環模擬趨向於更快，更好地擴展，並且更適合於硬體加速/仿真。

然而，晶片設計趨勢指向事件仿真由於電路中的活動因子減少而獲得相對性能（由於諸如時鐘門控和功率門控之類的技術，這些技術正變得越來越常用於降低功耗）。在這些情況下，由於事件模擬僅模擬必要的事件，因此性能可能不再是循環模擬的劣勢。事件仿真還具有更大靈活性的優勢，處理難以通過循環仿真處理的設計特徵，例如異步邏輯和不適合的時鐘。由於這些考慮，幾乎所有商業邏輯模擬器都具有基於事件的能力，即使它們主要依賴於基於循環的技術。