近閾值超寬電壓電路的PVT偏差彈性設計方法研究

《近閾值超寬電壓電路的PVT偏差彈性設計方法研究》是依託東南大學，由單偉偉擔任項目負責人的面上項目。

基本介紹

• 中文名：近閾值超寬電壓電路的PVT偏差彈性設計方法研究
• 項目類別：面上項目
• 項目負責人：單偉偉
• 依託單位：東南大學

中文摘要

高性能SoC晶片套用負載多變，面臨性能和能效的矛盾需求，工作電壓覆蓋近/亞閾值至常壓區的超寬電壓電路是解決之道。SoC最高能效通常位於近閾值，但若不解決先進工藝及低電壓帶來的嚴重PVT偏差影響，就無法發揮其能效潛力。擬在前期研究低功耗自適應電壓調節的基礎上，探索一套在超寬電壓範圍內有效適應PVT偏差的彈性設計方法，通過線上實時監測偏差對時序的影響，據此自適應調節電路工作頻率和電壓，從而充分釋放設計餘量、提高能效。首先研究近閾值PVT偏差機理，建立門電路和路徑延時分布模型；然後針對彈性設計在近閾值超寬電壓下的兩大難題，提出監測視窗自適應調節的監測單元及調節系統，以及一種考慮激活率的路徑延時統計分析新方法來指導關鍵路徑監測點的選取，降低實現代價；最後構建SoC驗證平台驗證有效性。以上方法為近閾值超寬電壓電路提出了新的解決方案，使晶片能充分適應實際的PVT偏差情況，具有重要的實際應價值。

結題摘要

面對負載多變的SoC系統晶片面臨的性能和能效的矛盾需求，工作電壓覆蓋近/亞閾值區至常規電壓區的超寬電壓電路是解決之道，其中SoC最高能效工作點通常位於近閾值區，但近閾值區的性能低且PVT（工藝、電壓和溫度）偏差嚴重。本項目致力於解決低至近閾值區的超寬電壓SoC電路存在的PVT偏差對電路性能和功耗的影響，提出了一套在超寬電壓範圍內有效適應PVT偏差的彈性設計方法。通過在晶片內部關鍵路徑上插入時序監測單元，實時監測PVT變化對電路性能的影響，結合自適應電壓頻率調節來儘可能地降低設計時預留的餘量，達到了提高性能或降低功耗的效果，從而充分釋放設計餘量、提高能效。首先研究了近閾值PVT偏差機理，建立門電路和路徑延時分布模型，以此指導寬電壓下監測單元的監測視窗設定以及監測路徑的最佳化選取。其次，針對普通監測單元難以覆蓋住低電壓下延時的嚴峻偏差的問題，設計了低電壓下也能穩定工作且代價低的新型監測單元，並提出監測視窗自適應調節技術，能在保證功能正確的前提下使彈性設計具有較高的收益。接下來，針對低電壓下關鍵路徑延時的波動更嚴重造成的監測路徑數量過多的難題，提出了考慮激活率的最最佳化關鍵路徑監測點選擇方法，在保證監測到可能造成時序違規的關鍵路徑的同時儘可能地降低需要插入的監測單元數量，降低了實現代價。最後構建了SoC驗證平台，經過若干次40nm和28nm CMOS工藝流片，有效驗證了以上方法的效果。項目累計發表論文20篇（其中一作/通信作者SCI論文15篇，包含頂級期刊IEEE JSSC 3篇、TCASI 2篇等）、授權/受理第一發明人的發明專利19項（包含美國專利3項）。本項目的實施為近閾值超寬電壓電路設計提出了新的解決方案，使晶片能充分適應實際的PVT偏差情況，具有重要的實際套用價值。