《超級動態電壓調節技術下的內建速度測試系統研究》是依託南京航空航天大學，由陳鑫擔任項目負責人的青年科學基金項目。
基本介紹
- 中文名：超級動態電壓調節技術下的內建速度測試系統研究
- 項目類別：青年科學基金項目
- 項目負責人：陳鑫
- 依託單位：南京航空航天大學
項目摘要,結題摘要,
項目摘要
超級動態電壓調節（UDVS）技術是動態電壓調節技術向亞閾值區的延展，當工作負載低時，將電壓降到亞閾值區，可以大幅降低晶片功耗，在低功耗方法中具有明顯優勢。但當電壓顯著降低時，晶片間的性能差異非常明顯。為規避性能偏差導致晶片工作出錯，晶片必須始終工作在很高的電壓下以確保正常工作，這會顯著提高晶片功耗，不能充分發揮UDVS技術的低功耗優勢。本項目研究內建速度測試的理論，構建兼容於現有大規模積體電路設計的電路性能模型。並在此基礎上，在大規模UDVS晶片中實現基於開環預測與閉環自適應調整相結合的內建速度測試系統，以較低的電路面積和功耗實測晶片性能，為調整晶片的電源電壓和工作頻率提供依據，使得晶片功耗儘可能的有效降低。同時，針對測試系統的特點，設計可在寬電壓域下工作的快速鎖定數控鎖相環，在工藝、電壓和溫度參數變化的情況下，自適應調整環路參數，在短時間內為晶片提供正確的測試時鐘，有效縮短速度測試時間。
結題摘要
建立適用於UDVS技術的兼容於現有大規模積體電路設計的電路性能模型，建立一套適用於UDVS晶片的內建速度測試結構和測試方法，設計一個自適應的可在寬電壓域下工作的快速鎖定PLL，構建套用UDVS技術的低功耗SoC設計平台。已發表項目相關論文10篇，其中SCI級別論文2篇，EI檢索論文7篇。已參加微電子類重要國際會議3人次。已申請國家發明專利6項。本項目取得的主要成果有： (1)針對時鐘源產生電路——數控鎖相環，提出了一種理論分析方法。該理論分析方法基於數控鎖相環的Z域模型，推導出數控鎖相環內噪聲在時間域上的回響公式。在回響公式的幫助下，分析數控鎖相環環路參數對輸出時鐘抖動性能的影響，進而為設計高性能數控鎖相環提供指導。 (2)提出一種動態頻寬調整算法，可以有效避免基於傳統動態頻寬調整算法調整的局限性，降低錯誤調整頻寬的幾率，繼而加快鎖定速度。 (3)針對驅動能力可調的數控振盪器在輸出頻率範圍內增益變化較大的問題，提出了一種電路設計方法，通過該方法設計出的數控振盪器結構具有增益恆定的特點。 (4)提出並設計了一種可在接近閾值電壓的電源電壓(0.6V)下工作的全數字鎖相環(簡稱近閾值全數字鎖相環) 。與傳統全數字鎖相環相比極大降低了電路功耗，並且解決了近閾值電路延時時間過長與驅動能力不足的問題，對其他近閾值電路設計也具有重要的參考價值。 (5)針對鎖相環的鎖頻時間，提出一種快速鎖定技術。該快速鎖定技術在已知前兩個控制字後，就可以預測鎖定的控制字。 (6)針對低功耗SoC必備電路——電源開關，設計了自測試電路和控制機理，對於m個電源開關，測試矢量降低50%，測試時間只需要m+2個測試周期。最重要的是，有效降低了自測試電路面積和功耗。
