襯底偏壓效應

這是MOSFET及其IC在使用中需要特別注意的一個重要問題。因為MOSFET是依靠表面反型層——溝道來導電的，因此器件中存在一個由柵極電壓所誘生出來的p-n結——場感應結，該pn結在任何情況下都不應該受到損害。

基本介紹

• 中文名：襯底偏壓效應
• 主要出現範圍：MOSFET及其IC在使用中
• 釋義：器件襯底的電位出現場感應結
• 作用：防止MOSFET的場感應結髮生正偏

什麼是襯偏效應

對於MOS-IC而言，在電路工作時，其中各個MOSFET的襯底電位是時刻變化著的，如果對器件襯底的電位不加以控制的話，那么就有可能會出現場感應結以及源-襯底結正偏的現象；一旦發生這種現象時，器件和電路即告失效MOSFET及其IC在使用中。所以，對於IC中的MOSFET，需要在襯底與源區之間加上一個適當高的反向電壓——襯偏電壓，以保證器件始終能夠正常工作。簡言之，襯偏電壓就是為了防止MOSFET的場感應結以及源結和漏結髮生正偏、而加在源-襯底之間的反向電壓。

由於加上了襯偏電壓的緣故，就將要引起若干影響器件性能的現象和問題，這就是襯偏效應（襯偏調製效應），又稱為MOSFET的體效應。這種襯偏電壓的作用，實際上就相當於是一個JFET的功能——溝道-襯底的場感應p-n結作為柵極控制著輸出電流IDS的大小。所以，對於加有襯偏電壓的MOSFET，從工作本質上來說，可看成是由一個MOSFET和一個JFET並聯而成的器件，只不過其中JFET的作用在此特別稱為MOSFET的體效應而已。這就是說，加上襯偏電壓也就相當於引入了一個額外的JFET。

襯偏效應對器件性能的影響

①MOSFET在出現溝道（反型層）以後，雖然溝道下面的耗盡層厚度達到了最大（這時，柵極電壓即使再增大，耗盡層厚度也不會再增大）；但是，襯偏電壓是直接加在源-襯底之間的反向電壓，它可以使場感應結的耗盡層厚度進一步展寬，並引起其中的空間電荷面密度增加，從而導致器件的閾值電壓VT升高。而閾值電壓的升高又將進一步影響到器件的IDS及其整個的性能，例如柵極跨導降低等。襯底摻雜濃度越高，襯偏電壓所引起的空間電荷面密度的增加就越多，則襯偏效應越顯著。例如，p阱-CMOS中的n-MOSFET，它的襯偏效應就要比p-MOSFET的嚴重得多。

②由於襯偏電壓將使場感應結的耗盡層厚度展寬、空間電荷面密度增加，所以，當柵極電壓不變時，襯偏電壓就會使溝道中的載流子面電荷密度減小，從而就使得溝道電阻增大，並導致電流減小、跨導降低。

③當MOSFET在動態工作時，源極電位是不斷在變化著的，則加在源-襯底之間的襯偏電壓也將相應地隨著而不斷變化；這就產生所謂背柵調製作用，即呈現出一定JFET的功能。

④由於襯偏電壓會引起背柵調製作用，使得溝道中的面電荷密度隨著源極電位而發生變化，即產生了一種電容效應，這個電容就稱為襯偏電容。襯偏電容的出現即將明顯地影響到器件的開關速度。

⑤由於MOSFET在加有襯偏電壓時，即將增加一種背柵調製作用，從而就額外產生出一個與此背柵調製所對應的交流電阻；於是，這就將使得器件的總輸出電阻降低，並導致電壓增益下降。所以，減小襯偏效應將有利於提高電壓增益。

減弱或消除襯偏效應的措施

①把源極和襯底短接起來，當然可以消除襯偏效應的影響，但是這需要電路和器件結構以及製造工藝的支持，並不是在任何情況下都能夠做得到的。例如，對於p阱CMOS器件，其中的n-MOSFET可以進行源-襯底短接，而其中的p-MOSFET則否；對於n阱CMOS器件，其中的p-MOSFET可以進行源-襯底短接，而其中的n-MOSFET則否。

②改進電路結構來減弱襯偏效應。例如，對於CMOS中的負載管，若採用有源負載來代替之，即可降低襯偏調製效應的影響（因為當襯偏效應使負載管的溝道電阻增大時,有源負載即提高負載管的VGS來使得負載管的導電能力增強）。