組合邏輯電路(組合電路):原理,分析,常用組合邏輯電路,算術運算電路,編碼器,解碼

數字電路根據邏輯功能的不同特點，可以分成兩大類，一類叫組合邏輯電路（簡稱組合電路），另一類叫做時序邏輯電路（簡稱時序電路）。組合邏輯電路在邏輯功能上的特點是任意時刻的輸出僅僅取決於該時刻的輸入，與電路原來的狀態無關。而時序邏輯電路在邏輯功能上的特點是任意時刻的輸出不僅取決於當時的輸入信號，而且還取決於電路原來的狀態，或者說，還與以前的輸入有關。

基本介紹

中文名：組合邏輯電路
外文名：combinational logic circuit
拼音：zǔ hé luó ji diàn lù
繁體：組合邏輯電路

原理,分析,常用組合邏輯電路,算術運算電路,編碼器,解碼器,數據選擇器,數據分配器,數值比較器,設計,運算單元,半加器設計,全加器設計,全加器套用,編碼解碼,選擇器,分配器,

原理

組合邏輯電路是指在任何時刻，輸出狀態只決定於同一時刻各輸入狀態的組合，而與電路以前狀態無關，而與其他時間的狀態無關。其邏輯函式如下：

Li=f（A1，A2，A3……An） (i=1，2，3…m)

其中，A1~An為輸入變數，Li為輸出變數。

組合邏輯電路的特點歸納如下：

① 輸入、輸出之間沒有返饋延遲通道；

② 電路中無記憶單元。

對於第一個邏輯表達公式或邏輯電路，其真值表可以是惟一的，但其對應的邏輯電路或邏輯表達式可能有多種實現形式，所以，一個特定的邏輯問題，其對應的真值表是惟一的，但實現它的邏輯電路是多種多樣的。在實際設計工作中，如果由於某些原因無法獲得某些門電路，可以通過變換邏輯表達式變電路，從而能使用其他器件來代替該器件。同時，為了使邏輯電路的設計更簡潔，通過各方法對邏輯表達式進行化簡是必要的。組合電路可用一組邏輯表達式來描述。設計組合電路直就是實現邏輯表達式。要求在滿足邏輯功能和技術要求基礎上，力求使電路簡單、經濟、可靠、實現組合邏輯函式的途徑是多種多樣的，可採用基本門電路，也可採用中、大規模積體電路。其一般設計步驟為：

① 分析設計要求，列真值表；

② 進行邏輯和必要變換。得出所需要的最簡邏輯表達式；

③ 畫邏輯圖。

分析

在asic設計和pld設計中組合邏輯電路設計的最簡化是很重要的，在設計時常要求用最少的邏輯門或導線實現。在asic設計和pld設計中需要處理大量的約束項，值為1或0的項卻是有限的，提出組合邏輯電路設計的一種新方法。

與邏輯表示只有在決定事物結果的全部條件具備時，結果才發生。輸出變數為1的某個組合的所有因子的與表示輸出變數為1的這個組合出現、所有輸出變數為0的組合均不出現，因而可以表示輸出變數為1的這個組合。組合邏輯電路的分析分以下幾個步驟：

（1）有給定的邏輯電路圖，寫出輸出端的邏輯表達式；

（2）列出真值表；

（3）通過真值表概括出邏輯功能，看原電路是不是最理想，若不是，則對其進行改進。

常用組合邏輯電路

算術運算電路

1．半加器與全加器

①半加器

兩個數A、B相加，只求本位之和，暫不管低位送來的進位數，稱之為“半加”。

完成半加功能的邏輯電路叫半加器。實際作二進制加法時，兩個加數一般都不會是一位，因而不考慮低位進位的半加器是不能解決問題的。

②全加器

兩數相加，不僅考慮本位之和，而且也考慮低位來的進位數，稱為“全加”。實現這一功能的邏輯電路叫全加器。

2．加法器

實現多位二進制數相加的電路稱為加法器。根據進位方式不同，有串列進位加法器和超前進位加法器兩種。

①四位串列加法器：如T692。優點：電路簡單、連線方便。缺點：運算速度不高。最高位的計算，必須等到所有低位依此運算結束，送來進位信號之後才能進行。為了提高運算速度，可以採用超前進位方式。

②超前進位加法器：所謂超前進位，就是在作加法運算時，各位數的進位信號由輸入的二進制數直接產生。

編碼器

1．基本概念

用代碼表示特定信號的過程叫編碼；實現編碼功能的邏輯電路叫編碼器。編碼器的輸入是被編碼的信號，輸出是與輸入信號對應的一組二進制代碼。

2．普通編碼器

①三位二進制編碼器：二進制編碼器：用n位二進制代碼時，對m=2n個一般信號進行編碼的電路。

②二∕十進制編碼器：把0～9十個十進制數字編成二進制代碼的電路。n位二進制代碼共有2n種，可以對m≤2n個信號進行編碼。因二∕十進制編碼器的輸入是十個十進制數，故應使用四位二進制代碼表示制。從2n=16種二進制代碼中取十種來代表0～9這是個十進制數碼，方案很多，最常用的是8421BCD碼。在二∕十進制編碼器中，代表0～9的輸入信號也是互相排斥的，其工作原理及設計過程與三位二進制編碼器完全相同，不再重複。

3．優先編碼器

定義：允許若干信號同時輸入，但只對其中優先權別最高的信號進行編碼，而不理睬級別低的信號，這樣的電路叫優先編碼器。

解碼器

1．基本概念

定義：把二進制代碼按照願意轉換相應輸出信號的過程叫解碼。完成解碼功能的邏輯電路叫解碼器。解碼器的n個輸入，m個輸出應滿足2n≥m。解碼器有二進制解碼器、二—十進制解碼器、數字顯示解碼器等類型。

2．二進制解碼器

把二進制代碼的各種狀態，按照其原意轉換成對應的信號的輸出。這種電路叫二進制解碼器。在二進制解碼器中，若輸入代碼有n位，則輸出信號就是2n個。因此它可以譯出輸入變數的全部狀態。（有時又稱為變數解碼器，或最小項產生器。

數據選擇器

功能：從若干輸入信號中選擇一路作為輸出。國產數據選擇器有許多品種：T4157、T4158、T4257、T4258等為四位2選1 數選器；T4352、T4353、等雙4選1數選器；T4151、T4251等為8選1，T578、T1150等為16選1等。CMOS產品有：CC4512為8選1，CCI4539為雙4選1等。

數據分配器

1．數據分配器的邏輯功能

數據分配器（Demultiplexer）又稱為多路分配器，它只有一個數據輸入端，但有2n個數據輸出端。根據n個選擇輸入的不同組合，把數據送到2n個數據輸出端中的某一個。從其作用看，與多位開關很相似，從邏輯功能看，與數據選擇器恰好相反。

2．用解碼器作數據分配器

凡是帶使能控制端的解碼器都能作數據分配器使用。

3．多路信號分時傳送

數據選擇器和數據分配器結合，可以實現多路信號的分時傳送。原理：選擇輸入C2C1C0=001時，數據選擇器是把XIN1的狀態送到輸出端。對數據分配器而言，則是把送來的XIN1分配到XOUT1端。各路信號不是同時傳送，但傳輸線減少了。

數值比較器

1．1位數值比較器

兩個1位二進制數比較時，有4種可能，3種結果

2．多位數值比較器

設：A=A₃A₂A₁A₀，B=B₃B₂B₁B₀

用l_i=1，表示A_i>B_i；

m_i=1，表示A_i<B_i；

g_i=1，表示A_i=B_i。

比較時，應從高開始，若高位比出結果，則低位不用再比。當高位相等時，再去比較低位。

設計

一般步驟:

(1) 由實際邏輯問題列出真值表;

(2) 由真值表寫出邏輯表達式;

(3) 化簡、變換輸出邏輯表達式；

(4) 畫出邏輯圖。

運算單元

在數字系統中算術運算都是利用加法進行的，因此加法器是數字系統中最基本的運算單元。由於二進制運算可以用邏輯運算來表示，因此可以用邏輯設計的方法來設計運算電路。加法在數字系統中分為全加和半加，所以加法器也分為全加器和半加器。

半加器設計

半加器不考慮低位向本位的進位，因此它有兩個輸入端和兩個輸出端。

設加數（輸入端）為A、B ；和為S ；向高位的進位為Ci+1

函式的邏輯表達式為： S=AB+AB ； Ci+1=AB+1

全加器設計

由於全加器考慮低位向高位的進位，所以它有三個輸入端和兩個輸出端。設輸入變數為（加數）A、B、 Ci-1，輸出變數為 S、 Ci+1

函式的邏輯表達式為：S=ABCi-1+ABCi-1+ABCi-1+ABCi-1=ABCi-1

Ci+1=ABCi-1+ABCi-1+ABCi-1+ABCi-1 =（AB）Ci-1+AB

全加器套用

因為加法器是數字系統中最基本的邏輯器件，所以它的套用很廣。它可用於二進制的減法運算、乘法運算，BCD碼的加、減法，碼組變換，數碼比較等。

編碼解碼

指定二進制代碼代表特定的信號的過程就叫編碼。把某一組二進制代碼的特定含義譯出的過程叫解碼。（1）編碼器因為n位二進制數碼有2^n種狀態，所以它可代表2^n組信息。人們在編碼過程中一般是採用編碼矩陣和編碼表，編碼矩陣就是在卡諾圖上指定每一方格代表某一自然數，把這些自然數填入相應的方格。

解碼器 編碼的逆過程就是解碼。解碼就是把代碼譯為一定的輸出信號，以表示它的原意。實現解碼的電路就是解碼器。解碼器可分為二進制解碼器、十進制解碼器、集成解碼器和數字顯示解碼驅動電路。其中二進制解碼器是一種最簡單的變數解碼器，它的輸出端全是最小項。

選擇器

數據選擇器它就是從多個輸入端中選擇一路輸出，它相當於一個多路開關。常用的有二選一，四選一，八選一和十六選一，若需更多則由上述擴展。

分配器

多路分配器的功能是把輸入數據分配給不同的通道上，相當於一個單刀多擲開關。

組合邏輯電路