《納米尺度CMOS電路的NBTI效應建模與最佳化》是依託北京大學，由王文平擔任負責人的青年科學基金項目。
基本介紹
- 中文名：納米尺度CMOS電路的NBTI效應建模與最佳化
- 項目負責人：王文平
- 項目類別：青年科學基金項目
- 依託單位：北京大學
項目摘要,結題摘要,
項目摘要
晶片特徵尺寸小於65 納米後，NBTI (Negative Bias Temperature Instability) 效應成為納米CMOS電路可靠性中的關鍵問題。本項目根據申請人和課題組現在已有科研基礎，提出研究65-32 納米尺度下 CMOS 積體電路NBTI 效應的統計性分析、建模與面向增強晶片可靠性的最佳化方案，具體包括CMOS 電晶體級的統計性延遲退化模型，CMOS 門級的統計性延遲退化模型，CMOS 電路級的統計性延遲退化模型，基於上述模型的統計性靜態時序分析算法與流程、以及與面向統計性波動的電路可靠性增強方案。本項目的開展為準確估計後65 納米CMOS 電路的延遲退化奠定堅實的理論模型與算法基礎，為降低傳統晶片可靠性增強方案（譬如Guardband）帶來的overhead（譬如面積與功耗增加）指明方向。
結題摘要
積體電路晶片（IC）是信息產業的核心，成為改造和拉動傳統產業邁向數字時代的強大引擎和雄厚基石。國務院於2011年1月28日正式發布了《國務院關於印發進一步鼓勵軟體產業和積體電路產業發展若干政策的通知》（國發〔2011〕4號），對積體電路產業給予進一步鼓勵與扶持。目前，世界積體電路技術已經進入納米時代，國際高端積體電路主流技術的線寬是45nm-65nm，Intel公司最新推出的i7系列CPU首先採用了32nm製造工藝，證明了摩爾定律還在繼續延續著其準確的預言。根據大規模積體電路技術藍圖組織ITRS給出的分析，從2010年到2016年，積體電路的特徵線寬將從45 nm縮小到22 nm。同時, 隨著國內數條12英寸生產線的建成量產，國內晶片大生產技術的最高技術水平已經到65納米的先進水平，正跑步接近國際領先水平。 晶片特徵尺寸小於65 納米後，NBTI (Negative Bias Temperature Instability) 效應成為納米CMOS電路可靠性中的關鍵問題。本項目根據申請人和課題組現在已有科研基礎，提出研究65-32 納米尺度下 CMOS 積體電路NBTI 效應的統計性分析、建模與面向增強晶片可靠性的最佳化方案，具體包括CMOS 電晶體級的統計性延遲退化模型，CMOS 門級的統計性延遲退化模型，CMOS 電路級的統計性延遲退化模型，基於上述模型的統計性靜態時序分析算法與流程、以及與面向統計性波動的電路可靠性增強方案。本項目的開展為準確估計後65 納米CMOS 電路的延遲退化奠定堅實的理論模型與算法基礎，為降低傳統晶片可靠性增強方案（譬如Guardband）帶來的overhead（譬如面積與功耗增加）指明方向。
