硬體設計語言

VHDL是用來描述從抽象到具體硬體級別的工業標準語言，並已成為一種通用的硬體設計交換媒介。

基本介紹

• 中文名：硬體設計語言
• 外文名：hardware design language
• 套用學科：計算機科學技術
• 所屬學科：IT
• 所屬領域：程式設計

概述

計算機輔助工程軟體的供應商已把VHDL作為其CAD或EDA軟體輸入與輸出的標準，例如SYNOPSYS ALTERA CA-DENCE VIEW LOGIC等EDA廠商均提供了VHDL的編譯器，並在其仿真工具、綜合工具和布圖工具中提供了對VHDL的支持。特別值得一提的是ALTERA公司不僅提供大規模的CPLD和FPGA器件，同時也提供一套十分有特色的綜合工具MAXPLUS- II,設計者既可以使用原理圖輸入，也可以使用文本輸入方式，更可以二者混合輸入。

發展

VHDL語言從70年代末和80年代初開始發展，起源於美國國防部VHSIC計畫，該計畫的目標是開發下一代高集成度的IC晶片，使用的是門級工具。但對於10萬門級的設計使用門級工具顯然會力不從心，於是在80年代初，硬體描述語言VHDL被提出來，用於描述複雜的邏輯電路和作為標準的交換檔案，此後，VHDL被不斷發展和完善，參加和支持的廠商越來越多，直到1987年VHDL被正式接納為IEEE1076- 87標準從此，電子邏輯設計開始擺脫設計人員帶有濃重個人風格的設訓思路，而採用標準化模組和確定的語言描述來加以規範。到1993年，IEEE1076- 87被改版為93年版，進一步完善了標準化的模組，增強了模組的功能。