由於SiC 材料具有禁頻寬度大，載流子遷移率較高( 達到Si 材料的80%)，進入了研究人員的視線，多種結構SiC 基器肖特基結器件見諸報導。但SiC 材料昂貴，適用於製造600 V ～ 3000 V 的高速器件。因此在300 V ～ 500 V 電壓範圍內，矽基肖特基結二極體仍有很大的市場空間。
基本介紹
- 中文名：矽基肖特基二極體
- 外文名：silicon-basedSchottky diodes
1概述,功率器件的發展和套用,2 矽基肖特基勢壘二極體結構,矽基肖特基勢壘二極體結構最佳化,外延層最佳化,3 矽基肖特基勢壘二極體特性,矽基肖特基勢壘二極體靜態特性,矽基肖特基勢壘二極體動態特性,
1概述
功率器件的發展和套用
20 世紀 50 年代，第一代雙極型功率器件——矽晶閘管成功問世，不僅滿足了當時人們對某些電力開關的需求，也同時指明了電力能源分配由原始的粗放化向精細化發展的方向。隨著研究人員對功率器件物理機理的深入研究以及實驗過程的不斷探索，功率器件的發展可謂突飛猛進。套用於大功率工作環境下的門極可關斷晶閘管（GTO），套用於低壓但開關速度很高的功率場效應電晶體（power MOSFET），以及套用於中等電壓、中等頻率範圍的絕緣柵雙極型晶體 管（IGBT）等產品相繼問世，克服了第一代功率器件在可控性、高速性、易驅動性等多方面存在的問題，推動著功率器件向更高效、更安全的方向發展，進而促使新型大功率電力電子裝置成功的套用於各種工業電源、電能質量控制、電機驅動、國防和分散式發電等領域。
早在 20 世紀 80 年代，電力系統已成為超高壓遠距離輸電、跨區域聯網的大系統，隨後可再生能源風電的加入又極大的推動了電力系統的進步。電力系統的龐大使人們對電力系統的安全、穩定和高速要求更高，這不僅需要現代電網的管理方式和運營模式，而且需要電力電子設備具有更高的電壓、更大的功率容量和更高的可靠性。
幾乎所有的功率系統中都採用矽器件，但受到矽材料物理參數的限制，基於矽工藝的功率器件功率半導體器件現在的水平基本穩定在 10-10 W·HZ 左右。首先，矽的低擊穿電場使得高耐壓得採用厚的輕摻雜層，這將導致較大的串聯電阻，尤其對於單級器件更是如此。其次是矽禁頻寬度窄，使得器件在較低的溫度下就有較高的載流子濃度，高的漏電流造成不可恢復的熱擊穿，限制了器件在高溫和大功率耗散條件下的套用，再者，矽的熱導率較低。因此對於更高要求的電網，目前只能對現有的矽基器件採用串、並聯技術和複雜的電路拓撲來實現，這導致了故障率和成本增加很多，制約了現代電力電子器件在電力系統中的套用。
肖特基結二極體( SBD) 是高頻電子電路中必不可少的配套器件，但其反向擊穿電壓較低，最高僅為100 V 左右，且漏電流較大，限制了肖特基二極體在要求較高耐壓的高頻電子電路中的套用。因此高耐壓肖特基結器件一直是研究的熱點。為了減小肖特基二極體漏電流並提高其擊穿電壓，B． J． Baliga 等人提出了結勢壘肖特基( JBS) 結構和P－i －n 與肖特基結混合型( MPS)結構。其中JBS 結構通過p+－n 結勢壘禁止效應，能大大降低肖特基二極體的漏電流。而MPS 結構通過在正嚮導通時漂移區電阻率調製效應，能儘可能地降低漂移區濃度，從而提高肖特基二極體的擊穿電壓。但由於有少數載流子的注入，增加了MPS 二極體的回覆時間。
功率電子系統中，好的整流器需滿足開啟電壓和漏電流小，擊穿電壓和開關速度高，導通電流大等條件，這是研究者設計與製造工作的前進方向。近年來肖特基勢壘二極體的低功耗、大電流、超高速和極短的反向恢復時間使其廣泛套用於高頻開關電源、低壓續流電路和保護電路。
2 矽基肖特基勢壘二極體結構
MBR1045、HBR10100A是單外延保護環結終端肖特基勢壘二極體(簡稱S-SBD)。MBR1045、HBR10100A的肖特基金屬分別為Ni和Ti。MBR1045、HBR10100A 的主要工藝流程為外延片→場氧化→P保護環光刻→P保護環腐蝕→P注入→P推結→肖特基接觸形成→歐姆接觸形成。其中注入工藝中的注入劑量和能量分別是 1×10cm，60keV。P推結是利用限定源擴散工藝實現的，表面濃度大約在1×1019cm。
矽基肖特基勢壘二極體結構最佳化
鎳通常用來與 N 型矽形成肖特基接觸，且勢壘高度隨著工藝變化而變化，其變化範圍在 0.5~0.9eV。一般 NiSi/Si 可形成 0.64eV 左右的勢壘高度，而 NiPt/Si 形成 0.78eV 左右的勢壘高度。結合已有產品測試結果，耐壓為 45V、100V 兩種矽基肖特基勢壘二極體的肖特基勢壘高度分別為 0.64eV 和 0.78eV；保護環 P區的摻雜濃度 l×10cm。除了肖特基勢壘高度和 P+保護環的視窗寬度、結深外，SBD 的外延層厚度、濃度，場氧化物的厚度等也影響 SBD 的正嚮導通特性、反向截止特性、結電容等。 當 SBD 加反向偏壓時，類似 PN 結二極體擊穿電壓限制肖特基勢壘管的最大阻斷電壓。
對於 S-SBD 而言，外延層濃度增加，導通壓降減小，反向漏流變大，特徵導通電阻變小，結電容變大；並且 S-SBD隨著外延層厚度增加，導通壓降變大，反向漏流減小，特徵導通電阻變大，結電容變大。為了達到實際 45V、100V 反向耐壓的 SBD，根據以往科技工作經驗，設計時 SBD 的反向耐壓分別達到 52V、120V 以上。根據上面三個式子可以初步估測出兩種反向耐壓的SBD 的外延層濃度和厚度範圍。
D-SBD 主要特點是它的外延層由 N外延層和 N 外延層兩部分組成，N 外延層摻雜濃度高於 N-外延層，但遠低於 N襯底。與 S-SBD 相比，增加一層濃度較高的 N 外延層使表面 RESURF 條件發生一定的變化，使表面電場分布改變，在提高縱向耐壓的同時降低導通電阻。D-SBD 的結構參數主要有器件長度 L；N層雜質濃度 Nd1，厚度 tepi1；N 外延層雜質濃度 Nd2，厚度 tepi2；氧化層厚度 tox；保護環結深 xj，寬度 W，位置 d。
外延層最佳化
外延層厚度
當器件尺寸為定值時，無論肖特基勢壘高度 Фsbh是 0.64eV 還是 0.78eV D-SBD，隨著 N-外延層的厚度變大，D-SBD 的擊穿電壓和特徵導通電阻均變大；相反地，隨著 N 外延層的厚度變大，D-SBD 的擊穿電壓和特徵導通電阻均變小。
當tepi1與tepi2之和及器件尺寸為定值時，對於肖特基勢壘高度為0.64eV D-SBD，導通壓降隨著 N-外延層的厚度增加略有增加；當 tepi12μm，零偏時結電容基本不隨 tepi1與 tepi2變化。對於肖特基勢壘高度為 0.78eV D-SBD，導通壓降隨著 N-外延層的厚度增加略有增加；當 tepi14μm，零偏時結電容基本不隨 tepi1與 tepi2變化。所以在滿足耐壓情況下獲得儘量小特徵導通電阻和導通壓降與結電容，本文對於肖特基勢壘高度為 0.64eV D-SBD 的外延層厚度選取：無論任何器件尺寸 tepi1=2μm，tepi2=1μm；對於肖特基勢壘高度為 0.78eV D-SBD 的外延層厚度選取：無論任何器件尺寸 tepi1=1μm，tepi2=9μm。
外延層濃度
當其他結構參數為定值時，對於肖特基勢壘高度為 0.64eV D-SBD 隨著 N-外延層的濃度變大，擊穿電壓和特徵導通電阻均變小；對於肖特基勢壘高度為 0.78eV D-SBD 隨著 N外延層的濃度變大，擊穿電壓變小，然而特徵導通電阻則略有增大。
當N外延層濃度及器件尺寸為定值時，對於肖特基勢壘高度為0.64eV D-SBD 隨著 N外延層濃度變大，導通壓降變小，零偏時結電容略有增加。對於肖特基勢壘高度為 0.78eV D-SBD，當 L=1778μm 時隨著 N外延層的濃度變大，導通壓降減小；當 L=2040μm 和 L=2290μm 時隨著 N外延層的濃度變大，導通壓降變大；但是導通壓降隨著外延層濃度變化一個數量級僅變化約為 0.004V。然而肖特基勢壘高度為 0.78eV D-SBD 隨著 N-外延層的濃度變大，零偏時結電容明顯增加。所以在滿足耐壓要求情況下以降低特徵導通電阻、導通壓降與結電容折衷，本文對於肖特基勢壘高度為 0.64eV D-SBD 的 N-外延層的濃度選取：當 L=1778μm 時 Nd1=6.1×10cm；當 L=2040μm 和L=2290μm 時 Nd1=5×10cm。對於肖特基勢壘高度為 0.78eV D-SBD 的 N-外延層的濃度選取：無論任何器件尺寸 Nd1=1×10cm。
D-SBD 的擊穿電壓和特徵導通電阻隨著 N 外延層濃度變化。當其他結構參數為定值時，對於肖特基勢壘高度為 0.64eV D-SBD 隨著 N 外延層的濃度變大，擊穿電壓和特徵導通電阻均變小；對於肖特基勢壘高度為 0.78eV D-SBD 隨著 N 外延層的濃度變大，擊穿電壓變小，然而特徵導通電阻則略有增大。
當 N-外延層濃度及器件尺寸為定值時，無論肖特基勢壘高度 Фsbh 26 是 0.64eV 還是 0.78eV D-SBD，隨著 N 外延層濃度變大，導通壓降變小，零偏時結電容略有增加。
結終端設計
SBD 在肖特基接觸的邊緣電場線集中，電場強度增加導致勢壘降低，因隧道效應明顯增加了反向漏電流，反向截止特性變軟，使 SBD 的耐壓遠低於平面結。為緩解邊緣電場線集中效應，通常有兩種技術路徑：(1)改善耗盡層曲率，使表面耗盡層橫向擴展到場板邊緣之外；(2)使用局部氧化(local oxidation of silicon，LOCOS)工藝，在肖特基接觸邊緣處生成二氧化矽層。結終端大致分類如圖 3.9 所示，其中保護環特別適用縱向器件，設計關鍵是最佳化環深度與個數和環間距使得主結和環結同時達到臨界擊穿電場，可使器件耐壓最高化。須指出環數增多，器件耐壓非線性提高、自身面積越大和仿真數據也急劇地增加。
3 矽基肖特基勢壘二極體特性
矽基肖特基勢壘二極體靜態特性
正嚮導通特性
對於 SBD 來說，正嚮導通功耗(PF)是導通壓降與導通電流(IA)乘積，它對總體功耗的影響最大。一般 IA是預先設定的，則降低導通壓降是降低 PF的途徑。一般通過增大有源區面積來降低 VF，這與器件小型化、結電容最小化、縮短反向恢復時間相矛盾。為了降低 VF．
反向截止特性
肖特基勢壘二極體的耗盡層厚度僅僅數個納米，隨著反向偏壓變大隧穿機率升高，易發生軟擊穿，所以矽基 SBD 的耐壓都在 100V 以內。
對於肖特基勢壘高度為 0.64eV POP-SBD、PIP-SBD、D-SBD 和 S-SBD 的擊穿電壓均為 52V 以上，擊穿時反向漏流小於 24 nA；而對於肖特基勢壘高度為 0.78eV POP-SBD、 PIP-SBD、D-SBD 和 S-SBD 的擊穿電壓均為 120V 以上；擊穿時反向漏流小於 0.31 nA。無論勢壘高度為 0.64eV 還是 0.78eV，四種器件的反向漏流都隨著器件尺寸變小而變小，這說明在同樣耐壓下器件尺寸變小不僅調高了功率密度而且降低了功耗。
結電容
外延層的電阻率決定器件的結電容。器件設計耐壓滿足 52V 和 120V 以上，肖特基勢壘高度為 0.64eV 器件：D-SBD 與 S-SBD 比較，它的特徵導通電阻在 L 為 2290μm、2040μm 和 1778μm 分降低了 42%，48%和 57%，當器件尺寸一定 POP-SBD 和 PIP-SBD 與 D-SBD 比較，它們的特徵導通電阻基本不變；當器件尺寸一定 PIP-SBD 和 D-SBD 與 S-SBD 比較，它們的零偏時結電容變化小於 5%，然而 POP-SBD 與 S-SBD 比較，它的零偏時結電容升高了13%。肖特基勢壘高度為 0.78eV 器件：當器件尺寸一定 D-SBD 與 S-SBD 比較，它的特徵導通電阻和零偏結電容分別降低了33%和51%；當器件尺寸一定POP-SBD和PIP-SBD與 D-SBD 比較，它們的特徵導通電阻和結電容變化可忽略。無論肖特基勢壘高度與器件尺寸 POP-SBD、PIP-SBD、D-SBD 與 S-SBD 比較，它們的導通壓降變化小於 0.03V。
矽基肖特基勢壘二極體動態特性
靜電失效
MOS 器件、含有 MOS 電容或鉭電容的雙極型電路和混合電路靜電失效多為過電壓所致場失效；雙極型器件、含 PN 結二極體保護電路、肖持基二極體以及含有雙極器件的混合電路靜電失效多屬於過電流所致熱失效。實際元器件發生哪種失效取決於靜電放電迴路的絕緣程度。通常在反偏電壓下載流子由熱產生，隨著 ND增加電壓勢壘降低，當 ND大於外延層摻雜濃度時電壓勢壘減少到零並且發生熱擊穿。
