眾核處理器容錯性設計之研究

《眾核處理器容錯性設計之研究》是依託復旦大學，由虞志益擔任項目負責人的青年科學基金項目。

基本介紹

• 中文名：眾核處理器容錯性設計之研究
• 依託單位：復旦大學
• 項目類別：青年科學基金項目
• 項目負責人：虞志益

項目摘要

隨著積體電路製造工藝的不斷發展，高集成度、低電壓、高頻率等特性使得晶片的硬錯及軟錯增多，容錯設計成為了晶片設計的一個關鍵。另一方面，單核處理器在性能、功耗等方面受到了嚴峻的挑戰，眾核處理器成為了最具前景的計算平台。本課題將研究眾核處理器硬錯和軟錯的解決方案。針對硬錯，本課題擬採用分而治之的策略對眾核處理器進行區域劃分，同時把出錯情形細分為處理器核本身出錯、路由電路出錯、輸入鏈路出錯、及輸出鏈路出錯，這些方法將提升眾核處理器的容錯能力及擴展性，並用較低的硬體開銷最大程度的提高處理器核的利用率。針對軟性錯誤，本課題將基於全局異步局部同步的概念來研究眾核處理器軟性錯誤的檢測及恢復策略，在檢測到軟性錯誤時對時鐘進行細粒度的頻率調節，與傳統多倍冗餘的方式相比具有高性能、低功耗的優點。本課題具有極強的學術價值及套用前景，並將從容錯性設計這一側面提升我國在眾核處理器領域的研究。

結題摘要

不斷提高的晶片集成度及不斷降低的晶片工作電壓使得容錯性設計日益成為晶片設計的一個關鍵問題。另外一方面，眾核處理器由於其高性能、低功耗的優勢成為關鍵的計算平台，而其天然的冗餘性也提供了良好的容錯能力。 本課題開展眾核處理器容錯性設計及相關的眾核處理器關鍵技術研究，具體的內容包括：（1）眾核處理器的架構、電路、及模型，特別是研究了適用於可容錯眾核處理器的片上網路的路由算法及電路實現；（2）利用65nm工藝實現了多核處理器及100節點可容錯片上網路；（3）眾核處理器的編程映射算法及套用實現。 本課題在眾核處理器的架構、電路、模型方面的工作包括：（1）針對多核處理器，提出了融合共享存儲及訊息傳遞的核間通信方式，提高通信效率。提出了包控制電路交換雙層片上網路，得到片上網路傳輸效率及可擴展性的統一。眾核處理器總體架構採用全局異步局部同步的時鐘設計方式，提高系統的可擴展性。（2）提出並實現了基於鏈路與開關測試的細粒度容錯路由器，把出錯情形細化為處理器核出錯、switch出錯、及輸入輸出鏈路出錯。提升現有容錯方式的擴展性、可重配置能力，用較低的硬體開銷最大程度的提高多核處理器核的利用率。此外，提出了高可靠、高並行度的片上網路測試結構進行系統測試。（3）從處理器的粒度出發，結合性能，良率和時間穩定性提出了一種片上網路多核處理器綜合性能評估準則。使用曲線擬合等建模方法總結出多核處理器在不同編程模型和通信模式下的性能評估。 在架構、電路、及模型等方面研究的基礎上，本課題基於65nm工藝實現了多款多核處理器的流片及測試。特別是實現了一個具有容錯能力的10x10（即100節點）的片上網路（NoC）。該片上網路在某些節點出現錯誤時具有較高的IP（節點）使用率，同時可以在捨去部分低頻鏈路的情況下提升時鐘頻率，提高套用的吞吐率，降低網路傳輸延時。 本課題還研究了把套用映射到多核處理器的自動化軟體的。並基於多核實現了通信（如LDPC、FFT、Turbo、Reed-Solomon、LTE等）、多媒體（H.264）等方面的套用。 本課題發表SCI/EI論文14篇，申請專利6項，較大幅度的優於6篇論文2項專利的計畫。相關的工作也得到了華為公司、三星公司等資助。具有較好的學術性及套用前景。