異步計數器

異步計數器是異步時序電路，其主要特點是內部各觸發器的時鐘脈衝端CP不全都連線在一起，因此各觸發器的翻轉時刻有先有後，其輸出可能會產生干擾毛刺現象，但其電路結構簡單。

基本介紹

• 中文名：異步計數器
• 外文名：ripple counter
• 亦稱：波紋計數器，行波計數器
• 缺點分類：工作速度慢
• 分類方法：計數器按計數脈衝的輸入方式
• 特點：各觸發器的翻轉時刻有先有後

異步二進制加法計數器

異步二進制計數器在做加法計數時是以從低位到高位逐位進位的方式T作的。因此，其中的各個觸發器不是同步翻轉的。按照二進制加法計數規則，第i位如果為1，則再加上1時應變為0，同時向高位發出進位信號，使高位翻轉。若使用T'觸發器構成計數器電路，則只需將低位觸發器的Q(或Q)端接至高位觸發器的時鐘輸入端即可實現進位。當低位由1變為0時，Q端的下降沿正好可以作為高位的時鐘信號(若採用下降沿觸發的T'觸發器)，或者Q端的上升沿作為高位的時鐘信號(若採用上升沿觸發的T'觸發器)。

異步二進制減法計數器

按照二進制減法計數規則，若低位觸發器已經為0，則再輸入一個減法計數脈衝後應翻轉為1，同時向高位發出借位信號，使高位翻轉。若使用T’觸發器構成計數器電路，則只需將低位觸發器的Q(或Q)端接至高位觸發器的時鐘輸入端即可實現進位。當低位由0變為1時，Q端的下降沿正好可以作為高位的時鐘信號(若採用下降沿觸發的T’觸發器)，或者Q端的上升沿作為高位的時鐘信號(若採用上升沿觸發的T’觸發器)。

用JK觸發器構成的異步十進制計數器

異步十進制加法計數器是在4位異步二進制加法計數器的基礎上得到的，如圖1所示。修改時主要解決的問題是如何使4位二進制計數器在計數過程中跳過1010～1111這6個狀態。假定所選用的觸發器都是TTL，電路J、K懸空時相當於邏輯1電平。

圖1

如果計數器從Q₃Q₂Q₁Q₀-0000開始計數，由圖1可知，觸發器FF₀、FF₁和FF₂的信號輸入端J、K始終為1，即為T’觸發器，在輸入第8個計數脈衝之前，其工作過程和異步二進制加法計數器相同。在此期間雖然Q₀輸出的脈衝也送給了觸發器FF₃，但是由於每次Q的下降沿到達時J₃=Q₂Q₁=0，K₃=1，所以觸發器FF₃一直保持0狀態不變。

當第8個計數脈衝輸入時(此時計數器的狀態為Q₃Q₂Q₁Q₀-0111)，由於J₃=K₃=1，所以Q₀的下降沿到達後Q₃由0變為1。同時J₁也隨著Q₃變為0。第9個計數脈衝輸入以後，電路狀態變為Q₃Q₂Q₁Q₀-1001。第10個計數脈衝輸入後，觸發器FF₀翻轉成0，同時Q₀的下降沿使觸發器FF₃置0，於是電路從1001返回到0000，跳過了1010～1111這6個狀態，成為十進制計數器。

引腳排列圖和邏輯功能

圖2所示為異步二一五一十進制計數器74290的引腳排列圖和邏輯功能示意圖。它由三個JK型觸發器、一個RS型觸發器及幾個附加門組成。R₀₁和R₀₂為異步清零端：S₉₁和S₉₂為異步置9端。整個電路可看作由兩個獨立的計數器組成。計數器I是由一個觸發器構成的一位二進制計數器，其時鐘脈衝端為CP₀，狀態輸出端為Q₀；計數器II是由三個觸發器構成的五進制異步計數器，它的時鐘脈衝端為CP₁，狀態輸出端為Q₁Q₂Q₃。

圖2