時鐘樹綜合是後端物理設計的關鍵步驟，需要對期望實現的參數做出定義，這些參數通過“時鐘樹約束檔案”來提供。
基本介紹
- 中文名：時鐘樹綜合
- 外文名：CTS clock tree synthesis
一.晶片設計中時鐘分為兩類：真實時鐘/虛擬時鐘，真實時鐘分為兩種模式：
1.時鐘樹綜合前沒有延時的理想時鐘（ideal clock）；
2.時鐘樹綜合後的傳播時鐘（propagated clock）;
二.時鐘樹綜合與標準設計約束檔案
1.時鐘樹綜合需要對期望實現的參數做出定義，這些參數通過“時鐘樹約束檔案”提供；
2.時鐘樹約束檔案中首先是對時鐘信號本身的定義，它們直接來源於標準設計約束SDC檔案，它的主要內容包括時序約束（timing constraints）sdc檔案主要包括三部分組成：時鐘定義、輸入延遲、輸出延遲。在頂層設計中，還需要約束輸入連線埠的驅動以及輸出連線埠的負載信息。
3.對於多時鐘的複雜SoC設計，還需要根據設計的具體情況設定多周期檢查路徑，冗餘的偽路徑以及最大延遲時間最小延遲時間等約束。
