數字系統測試和可測試性設計

內容簡介

這本書論述了數字系統測試和可測性設計，它通過數字電路設計實例和方法闡明了測試和可測試性的概念。本書還採用Verilog模型和Verilog測試平台實現並解釋故障仿真和測試生成算法。本書的最大特點是廣泛地使用Verilog和VerilogPLI編寫測試套用，這把本書與其他討論測試和可測試性的書籍區分開來。

圖書目錄

目　錄

譯者序

前言

概述

致謝

第1章　數字電路測試的基礎知識和HDL的作用 / 1

1.1　設計及測試 / 1

1.1.1　RTL設計流程 / 1

1.1.2流片後測試 / 4

1.2測試重點 / 7

1.2.1　測試方法 / 7

1.2.2可測試性方法 / 9

1.2.3　檢測方法 / 11

1.2.4測試成本 / 11

1.3數字系統測試中的HDL / 13

1.3.1硬體建模 / 13

1.3.2制定測試方法 / 13

1.3.3虛擬測試機 / 14

1.3.4可測試性硬體評估 / 14

1.3.5協定感知自動測試設備 / 14

1.4自動測試設備結構及儀器 / 14

1.4.1數字激勵及測量儀器 / 15

1.4.2DC儀器 / 15

1.4.3AC儀器 / 15

1.4.4RF儀器 / 15

1.4.5自動測試設備 / 16

1.5小結 / 17

第2章　用於設計和測試的Verilog HDL / 18

2.1使用HDL開發測試方法的原因 / 18

2.2將Verilog用於設計 / 19

2.2.1將Verilog用於仿真 / 19

2.2.2將Verilog用於綜合 / 19

2.3將Verilog用於測試 / 20

2.3.1無故障電路分析 / 21

2.3.2故障表編制及可測試性分析 / 21

2.3.3故障仿真 / 21

2.3.4測試生成 / 22

2.3.5可測試性硬體設計 / 22

2.4Verilog的基本結構 / 23

2.4.1模組、連線埠、連線及變數 / 24

2.4.2抽象的層級 / 25

2.4.3邏輯值系統 / 25

2.5組合電路 / 26

2.5.1電晶體級描述 / 26

2.5.2門級描述 / 26

2.5.3運算級描述 / 27

2.5.4過程級描述 / 28

2.5.5實例化其他模組 / 29

2.6時序電路 / 30

2.6.1暫存器和移位暫存器 / 31

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