寬頻連續時間ΔΣ模數轉換器設計研究

《寬頻連續時間ΔΣ模數轉換器設計研究》是依託上海交通大學，由李小勇擔任項目負責人的面上項目。

基本介紹

• 中文名：寬頻連續時間ΔΣ模數轉換器設計研究
• 項目類別：面上項目
• 項目負責人：李小勇
• 依託單位：上海交通大學

項目摘要

隨著積體電路深亞微米工藝的進步和數位訊號處理功能的日益強大，無線通信系統朝著更高數據速率和更寬頻寬的方向發展。這就要求模數轉換器需要滿足更高的採樣率，更高的動態範圍，同時應儘可能降低其功耗，因此對設計提出了極為嚴峻的挑戰。連續時間ΔΣ模數轉換器是目前國際學術研究的熱點，其低功耗和低成本優勢（如內置的抗混疊性能，對運算放大器速度和採樣保持電路性能要求的降低）使得它更適合深亞微米工藝發展的方向，因而得以套用於許多無線通信系統中，如電視，手機，藍牙，調頻等。本項目將緊跟目前國際研究的熱點，重點研究寬頻高精度連續時間ΔΣ模數轉換器設計中的難點，即如何降低或補償量化器，運算放大器和失配整形算法引入的環路延遲對系統穩定性的影響，減小時鐘抖動對信噪比的惡化並努力降低其功耗，從而充分挖掘連續時間ΔΣ模數轉換器的潛力，拓展它在未來高速高精度模數轉換方面的套用，為我國無線通訊產業和積體電路產業做出貢獻。

結題摘要

本課題對高速高精度的連續時間sigma-delta ADC進行了研究並完成了流片設計。電路採用FBFF結構，通過引入一條從輸入到第三級積分器的前饋通路降低了第二級積分器的輸出擺幅，通過調整調製器的結構參數與量化器的增益降低了最後一級積分器的輸出擺幅。為了縮短設計周期，利用MATLAB Simulink與Cadence Verilog-a對調製器進行了行為級建模與仿真，分析了環路延時、時鐘抖動、DAC非線性、非理想放大器、時間常數漂移、電容電阻非線性等非理想特性，並仿真了這些因素對調製器SNDR的影響。基於行為級建模，在CMOS工藝下設計了sigma-delta調製器。電路使用了3位量化，在降低時鐘抖動的影響的同時降低了調製器對放大器線性度的要求，並且提高了調製器的過載電平。調製器使用了基於switch matrix的環路延時補償方法，避免了額外的反饋迴路對積分器的影響。通過使用禁用態鎖存器代替部分比較器，Flash ADC的功耗降低了40%。全差分放大器沒有使用密勒電容，而是使用前饋通路補償穩定性問題，不僅減小了功耗，還拓寬了單位增益頻寬。數字濾波器使用CIC濾波器作為第一級，第二級為FIR濾波器補償CIC濾波器的通帶幅頻特性衰減，最後一級為半帶濾波器以確保足夠的阻帶衰減。設計晶片測試PCB板後，對電路晶片進行了測試，ADC實現了65dB的SFDR與58dB的SNDR。CTSD ADC在高速高精度低功耗的套用中有非常重要的意義，本課題的研究，為CTSD ADC在這一領域的套用奠定基礎。