實定址高速快取

實定址高速快取（physically addressing cache）。通過物理地址的索引位進行高速快取定址，並將物理地址中的標籤位保存在高速快取的標籤陣列中。這種方式的缺點是在生成高速快取定址所需要的物理地址時，需要訪問TLB或者頁表進行地址翻譯，因此TLB的訪問時間會直接累加到高速快取訪問時間上。TLB通常被設計的容量較小，從而對其訪問可以在若干處理器周期內完成。對TLB的訪問時延與對L1高速快取的訪問延遲大致相等，因而將TLB的訪問時延累加到L1高速快取的訪問時延，相當於將L1的高速快取的訪問時延增加為兩倍，這會顯著降低性能。另外兩種快取定址的方法分別是虛擬定址和混合定址

基本介紹

• 中文名：實定址高速快取
• 外文名：physically addressing cache
• 所屬學科：計算機科學技術

定義

採用實（物理）地址方式定址的高速快取。

出處

《計算機科學技術名詞 》第三版。