《基於合成基準測試程式的多核處理器模擬技術研究》是依託華中科技大學，由喻之斌擔任項目負責人的面上項目。
基本介紹
- 中文名：基於合成基準測試程式的多核處理器模擬技術研究
- 項目類別：面上項目
- 項目負責人：喻之斌
- 依託單位：華中科技大學
項目摘要,結題摘要,
項目摘要
處理器微體系結構模擬是現代處理器設計中不可缺少的重要環節。然而在模擬器上運行基準性能測試程式（如SPEC CPU2006）需要極長的時間。為此，研究人員進行了大量的研究，但這些研究大都集中在如何在基準測試程式的動態指令流中選取部分指令進行詳細模擬，其他指令進行功能模擬或功能預熱方式運行的方法上，他們能夠取得明顯的模擬時間減少，但無法滿足多核體系結構模擬的要求。本課題提出基於合成基準測試程式的多核模擬技術是解決上述問題的一個新途徑。主要的思想是合成一個比SPEC CPU2006小得多但能代表它的性能特徵的程式，從而極大地減少模擬時間。另外，能耗和發熱模擬也是目前微體系結構評估的難點問題，主要體現在模擬精度低和操作複雜等方面，本課題將設計一套自動生成合成測試程式的框架和算法以解決上述問題。
結題摘要
體系結構模擬器的體系結構參數能夠靈活方便地被修改。因此，體系結構設計或研究人員使用模擬器來快速評估多種可能的設計。目前，處理器體系結構模擬已經成為了現代處理器設計中的一個不可缺少的環節。然而，模擬速度和精度之間的矛盾一直沒有得到有效的解決，嚴重製約了人們對最優處理器體系結構設計的追尋。對於單執行緒體系結構模擬，如果提高模擬速度，則模擬精度會降低；如果提高模擬精度，則模擬速度必然會很低。目前最有效的模擬加速技術在保證具有較高精度的情況下能達到的模擬速度為10～16MIPS（百萬條指令每秒）左右，依然難以滿足人們的要求。在多核處理器乃至眾核處理器時代來臨之時，該問題變得更加嚴重了。首先，多核處理器比單核處理器具有更大的設計空間，需要使用體系結構模擬來評估設計的次數呈指數級增長。其次，基於多核的多執行緒程式之間的同步使精確模擬變得更加困難。另外，目前處理器的能耗問題也變得相當嚴峻，其機理也需要使用模擬器來進行理解，以便找到解決方案。針對這些挑戰，本課題旨在研究多核體系結構下的模擬加速問題。其目標是研究既能明顯加快模擬速度，又不降低模擬精度。在這幾年裡，我們從實際的觀察出發，從對典型基準測試程式的特徵分析入手，總結了多核程式和眾核程式在體系結構層次的特徵，比較了這些特徵和傳統單核程式特徵的不同，分析了這些不同給體系結構模擬加速技術帶來的挑戰。最後，我們設計了一個利用這些特徵來自動生成基準測試程式的代碼生成器框架。該框架不僅能用於自動生成用於性能測試的基準測試程式，也能用於生成測試能耗或其他方面的基準測試程式。廣泛的實驗表明，該框架不僅具有通用性和靈活性，而且生成的基準測試程式的精度非常高。基於本項目的這些研究，我們共發表了6篇文章，申請了3項專利和2項軟體著作著作權，達到了項目申請時設定的研究目標。值得一提的是，我們6篇文章中有3篇發表在了本領域的頂級國際會議上（PACT2010, IPDPS2012, MASCOTS2010），充分體現了我們研究工作的創新性和紮實性。更重要的是我們從零開始設計與實現了一個針對眾核處理器GPGPU的基準測試程式代碼生成器框架原型，有望在實際處理器設計中得到套用。
