基本介紹
- 書名：國外電子與通信教材系列:Verilog
- 作者：約瑟夫•卡瓦納 (Joseph Cavanagh)
- 出版社：電子工業出版社
- 頁數：596頁
- ISBN：7121140934, 9787121140938
- 外文名：Verilog HDL:Digital Design and Modeling
- 譯者：陳亦歐
- 出版日期：2011年8月1日
- 開本：16
- 品牌：電子工業出版社
基本介紹,內容簡介,作者簡介,圖書目錄,
基本介紹
內容簡介
由Joseph Cavanagh編著的《Verliog HDL數字設計與建模》在內容涵蓋了電路建模、基本語法與電路、典型數學運算、複雜的編碼/解碼/糾錯電路、各類時序狀態機和完整的流水線 RISC 處理器的設計等。
《Verliog HDL數字設計與建模》中的實例是作者根據其20多年的計算機設備設計經驗精選出來的。雖然邏輯設計的方法貫穿於整本書之中， 但本書的意圖並不是討論邏輯設計。讀者應該有足夠的組合邏輯和時序邏輯的設計背景。書中大量的設計實例將幫助讀者徹底理解Verilog這門流行的硬體描述語言。
《Verliog HDL數字設計與建模》的讀者應該是電子設計工程師、計算機工程師、計算機科學家， 以及電子工程、計算機工程和計算機科學專業的在讀研究生及這些專業的高年級本科生。
《Verliog HDL數字設計與建模》中的實例是作者根據其20多年的計算機設備設計經驗精選出來的。雖然邏輯設計的方法貫穿於整本書之中， 但本書的意圖並不是討論邏輯設計。讀者應該有足夠的組合邏輯和時序邏輯的設計背景。書中大量的設計實例將幫助讀者徹底理解Verilog這門流行的硬體描述語言。
《Verliog HDL數字設計與建模》的讀者應該是電子設計工程師、計算機工程師、計算機科學家， 以及電子工程、計算機工程和計算機科學專業的在讀研究生及這些專業的高年級本科生。
作者簡介
作者:（美）卡瓦納 譯者:陳亦歐 李林 黃樂天
圖書目錄
第1章簡介
1.1HDL的歷史
1.2Verilog HDL
1.2.1IEEE標準
1.2.2特性
1.3斷言第2章概述
2.1設計方法
2.2模16同步計數器
2.34比特行波進位加法器
2.4模組和連線埠
2.4.1設計一個用於仿真的testbench
2.4.2結構定義
2.5數據流建模簡介
2.5.1二輸入異或門
2.5.2帶延遲信息的四個二輸入與門
2.6行為級建模簡介
2.6.1三輸入或門
2.6.24比特加法器
2.6.3模16同步計數器
2.7結構化建模簡介
2.7.1實現積之和式
2.7.2全加器
2.7.34比特行波進位加法器
2.8混合建模簡介
2.8.1全加器
2.9習題第3章語言元素
3.1注釋
3.2標識符
3.3關鍵字
3.3.1雙向門
3.3.2電荷儲存強度
3.3.3CMOS門
3.3.4組合邏輯門
3.3.5連續賦值
3.3.6數據類型
3.3.7模組說明
3.3.8MOS開關
3.3.9多路分支
3.3.10命名的事件
3.3.11參數
3.3.12連線埠聲明
3.3.13過程塊結構
3.3.14過程連續賦值語句
3.3.15過程控制
3.3.16上拉和下拉門
3.3.17信號強度
3.3.18specify塊
3.3.19任務和函式
3.3.20三態門
3.3.21時序控制
3.3.22用戶自定義原語
3.4值集
3.5數據類型
3.5.1線型數據類型
3.5.2暫存器數據類型
3.6編譯器指令
3.7習題第4章表達式
4.1運算元
4.1.1常數
4.1.2參數
4.1.3線
4.1.4暫存器
4.1.5比特選擇
4.1.6部分選擇
4.1.7存儲元件
4.2操作符
4.2.1算術運算操作符
4.2.2邏輯運算操作符
4.2.3關係運算操作符
4.2.4相等運算操作符
4.2.5按位運算操作符
4.2.6縮位運算操作符
4.2.7移位運算操作符
4.2.8條件運算操作符
4.2.9拼接運算操作符
4.2.10複製運算操作符
4.3習題第5章門級建模
5.1多輸入門
5.2門延遲
5.2.1慣性延遲
5.2.2傳輸延遲
5.2.3模組路徑延遲
5.3更多的設計實例
5.3.1疊代網路
5.3.2優先編碼器
5.4習題第6章用戶自定義原語
6.1定義用戶自定義原語
6.2組合邏輯UDP
6.2.1卡諾圖輸入變數
6.3時序的用戶自定義原語
6.3.1電平敏感UDP
6.3.2邊沿有效UDP
6.4習題第7章數據流建模
7.1連續賦值
7.1.1三輸入與門
7.1.2積之和
7.1.3縮位操作符
7.1.4八進制到二進制的編碼器
7.1.54選1選通器
7.1.6使用條件操作符實現4選1選通器
7.1.74比特加法器
7.1.8超前進位加法器
7.1.9異步時序狀態機
7.1.10脈衝模式異步時序狀態機
7.2隱含連續賦值
7.3延遲
7.4習題第8章行為級建模
8.1過程化結構
8.1.1initial語句
8.1.2always語句
8.2過程賦值
8.2.1等號右邊的延遲
8.2.2等號左邊的延遲
8.2.3阻塞賦值
8.2.4非阻塞賦值
8.3條件語句
8.4case語句
8.5循環語句
8.5.1for循環
8.5.2while循環
8.5.3repeat循環
8.5.4forever循環
8.6語句塊
8.6.1順序執行塊
8.6.2並行執行塊
8.7過程連續賦值語句
8.7.1assign...deassign
8.7.2force...release
8.8習題第9章結構化建模
9.1模組的例化
9.2連線埠
9.2.1未連線的連線埠
9.2.2連線埠連線規則
9.3設計實例
9.3.1格雷碼到二進制的轉換器
9.3.2BCD碼到十進制的解碼器
9.3.3模10計數器
9.3.4加法器/減法器
9.3.54功能算術和邏輯運算單元
9.3.6加法器和高速移位器
9.3.7陣列乘法器
9.3.8MooreMealy同步時序狀態機
9.3.9Moore同步時序狀態機
9.3.10Moore異步時序狀態機
9.3.11Moore脈衝模式異步時序狀態機
9.4習題第10章任務和函式
10.1任務
10.1.1任務聲明
10.1.2任務調用
10.2函式
10.2.1函式聲明
10.2.2函式調用
10.3習題第11章補充設計實例
11.1詹森計數器
11.2計數移位器
11.3通用移位暫存器組
11.4漢明碼檢錯和糾錯
11.5布思算法
11.6Moore同步時序狀態機
11.7Mealy 脈衝模式異步時序狀態機
11.8Mealy獨熱狀態機
11.9BCD碼加減法器
11.9.1BCD碼加法
11.9.2BCD碼減法
11.10流水線精簡指令集計算機處理器
11.10.1指令cache
11.10.2指令單元
11.10.3解碼單元
11.10.4執行單元
11.10.5暫存器陣列
11.10.6數據cache
11.10.7RISC CPU的頂層
11.10.8系統頂層
11.11習題
附錄A事件佇列
附錄BVerilog工程的步驟
附錄C部分習題解答
1.1HDL的歷史
1.2Verilog HDL
1.2.1IEEE標準
1.2.2特性
1.3斷言第2章概述
2.1設計方法
2.2模16同步計數器
2.34比特行波進位加法器
2.4模組和連線埠
2.4.1設計一個用於仿真的testbench
2.4.2結構定義
2.5數據流建模簡介
2.5.1二輸入異或門
2.5.2帶延遲信息的四個二輸入與門
2.6行為級建模簡介
2.6.1三輸入或門
2.6.24比特加法器
2.6.3模16同步計數器
2.7結構化建模簡介
2.7.1實現積之和式
2.7.2全加器
2.7.34比特行波進位加法器
2.8混合建模簡介
2.8.1全加器
2.9習題第3章語言元素
3.1注釋
3.2標識符
3.3關鍵字
3.3.1雙向門
3.3.2電荷儲存強度
3.3.3CMOS門
3.3.4組合邏輯門
3.3.5連續賦值
3.3.6數據類型
3.3.7模組說明
3.3.8MOS開關
3.3.9多路分支
3.3.10命名的事件
3.3.11參數
3.3.12連線埠聲明
3.3.13過程塊結構
3.3.14過程連續賦值語句
3.3.15過程控制
3.3.16上拉和下拉門
3.3.17信號強度
3.3.18specify塊
3.3.19任務和函式
3.3.20三態門
3.3.21時序控制
3.3.22用戶自定義原語
3.4值集
3.5數據類型
3.5.1線型數據類型
3.5.2暫存器數據類型
3.6編譯器指令
3.7習題第4章表達式
4.1運算元
4.1.1常數
4.1.2參數
4.1.3線
4.1.4暫存器
4.1.5比特選擇
4.1.6部分選擇
4.1.7存儲元件
4.2操作符
4.2.1算術運算操作符
4.2.2邏輯運算操作符
4.2.3關係運算操作符
4.2.4相等運算操作符
4.2.5按位運算操作符
4.2.6縮位運算操作符
4.2.7移位運算操作符
4.2.8條件運算操作符
4.2.9拼接運算操作符
4.2.10複製運算操作符
4.3習題第5章門級建模
5.1多輸入門
5.2門延遲
5.2.1慣性延遲
5.2.2傳輸延遲
5.2.3模組路徑延遲
5.3更多的設計實例
5.3.1疊代網路
5.3.2優先編碼器
5.4習題第6章用戶自定義原語
6.1定義用戶自定義原語
6.2組合邏輯UDP
6.2.1卡諾圖輸入變數
6.3時序的用戶自定義原語
6.3.1電平敏感UDP
6.3.2邊沿有效UDP
6.4習題第7章數據流建模
7.1連續賦值
7.1.1三輸入與門
7.1.2積之和
7.1.3縮位操作符
7.1.4八進制到二進制的編碼器
7.1.54選1選通器
7.1.6使用條件操作符實現4選1選通器
7.1.74比特加法器
7.1.8超前進位加法器
7.1.9異步時序狀態機
7.1.10脈衝模式異步時序狀態機
7.2隱含連續賦值
7.3延遲
7.4習題第8章行為級建模
8.1過程化結構
8.1.1initial語句
8.1.2always語句
8.2過程賦值
8.2.1等號右邊的延遲
8.2.2等號左邊的延遲
8.2.3阻塞賦值
8.2.4非阻塞賦值
8.3條件語句
8.4case語句
8.5循環語句
8.5.1for循環
8.5.2while循環
8.5.3repeat循環
8.5.4forever循環
8.6語句塊
8.6.1順序執行塊
8.6.2並行執行塊
8.7過程連續賦值語句
8.7.1assign...deassign
8.7.2force...release
8.8習題第9章結構化建模
9.1模組的例化
9.2連線埠
9.2.1未連線的連線埠
9.2.2連線埠連線規則
9.3設計實例
9.3.1格雷碼到二進制的轉換器
9.3.2BCD碼到十進制的解碼器
9.3.3模10計數器
9.3.4加法器/減法器
9.3.54功能算術和邏輯運算單元
9.3.6加法器和高速移位器
9.3.7陣列乘法器
9.3.8MooreMealy同步時序狀態機
9.3.9Moore同步時序狀態機
9.3.10Moore異步時序狀態機
9.3.11Moore脈衝模式異步時序狀態機
9.4習題第10章任務和函式
10.1任務
10.1.1任務聲明
10.1.2任務調用
10.2函式
10.2.1函式聲明
10.2.2函式調用
10.3習題第11章補充設計實例
11.1詹森計數器
11.2計數移位器
11.3通用移位暫存器組
11.4漢明碼檢錯和糾錯
11.5布思算法
11.6Moore同步時序狀態機
11.7Mealy 脈衝模式異步時序狀態機
11.8Mealy獨熱狀態機
11.9BCD碼加減法器
11.9.1BCD碼加法
11.9.2BCD碼減法
11.10流水線精簡指令集計算機處理器
11.10.1指令cache
11.10.2指令單元
11.10.3解碼單元
11.10.4執行單元
11.10.5暫存器陣列
11.10.6數據cache
11.10.7RISC CPU的頂層
11.10.8系統頂層
11.11習題
附錄A事件佇列
附錄BVerilog工程的步驟
附錄C部分習題解答
