基本介紹
- 中文名：固核
- 外文名：Firm IP Core
- 實質：Verilog HDL模型
- 缺點：靈活性較差
- EDA領域：帶有平面規劃信息的網表
- 套用學科：機械工程、儀器科學
簡介,缺點,宏單元,IP核,
簡介
把功能經過驗證的、可綜合的、實現後電路結構總門數在5000門以上的Verilog HDL模型稱之為“軟核”，而把由軟核構成的器件稱為虛擬器件。在新電路的研製過程中，軟核和虛擬器件可以很容易地藉助EDA綜合工具與其他外部邏輯結合為一體。這樣，利用軟核和虛擬器件的可重複利用的特性就可大大縮短設計周期，加快了複雜電路的設計。目前，國際上有一個叫作“虛擬接口聯盟”的組織(Virtual SocketInterface Alliance)來協調這方面的工作。
把在某一種現場可程式門陣列(FPGA)器件上實現的，經驗證是正確的，且總門數在5000門以上的電路結構編碼檔案，稱之為“固核”。把在某一種專用積體電路工藝的(ASIC)器件上實現的，經驗證是正確的，且總門數在5 000門以上的電路結構版圖掩膜，稱之為“硬核”，固核則是軟核和硬核的折衷。
固核在EDA 設計領域指的是帶有平面規劃信息的網表；具體在FPGA 設計中可以看做帶有布局規劃的軟核，通常以RTL 代碼和對應具體工藝網表的混合形式提供。將RTL 描述結合具體標準單元庫進行綜合最佳化設計，形成門級網表，再通過布局布線工具即可使用。和軟核相比，固核的設計靈活性稍差，但在可靠性上有較大提高。目前，固核也是IP 核的主流形式之一。
缺點
顯而易見，在具體實現手段和工藝技術尚未確定的邏輯設計階段，軟核具有最大的靈活性，它可以很容易地藉助EDA綜合工具與其他外部邏輯結合為一體。當然，由於實現技術的不確定性，有可能要作一些改動以適應相應的工藝。相比之下，固核和硬核與其他外部邏輯結合為一體的靈活性要差得多，特別是電路實現工藝技術改變時更是如此。而近年來電路實現工藝技術的發展是相當迅速的，為了邏輯電路設計成果的積累，和更快更好地設計更大規模釣電路，發展軟核的設計和推廣軟核的重用技術是非常有必要的。
在現代數字系統晶片設計製造技術中，最重要的最基本的概念之一是採取什麼手段能確保如此複雜的系統設計能趕上瞬息萬變的市場變化和邏輯設計的精確，並提高一次流片的成功率，以降低設計和製造成本。商業化軟核和硬核、宏單元以及虛擬器件和接口的套用普及，大大提高了設計製造效率，降低了設計和生產成本。推廣智慧財產權模組(即IP)重用技術，學習編寫可以被國際電子工商業界認可的IP代碼是我國電子工業起飛的關鍵。
宏單元
宏單元(Macrocells或Megacells)或核(Cores)是預先設計好的、其功能經過驗證的、由總數超過5 00個門構成的一體化的電路模組，這個模組可以是以軟體為基礎的，也可以是以硬體為基礎的。這就是中討論過的軟核和硬核。所謂虛擬器件(VirtualChips)也就是用軟核構成的器件，即用VerilogHDL或VHDL語言描述的常用大規模積體電路模型。在新型電路研製過程中，藉助EDA綜合工具、軟核和虛擬器件可以很容易地與其他外部邏輯結合成一體，從而大大擴展了設計者可選用的資源。掌握軟核和虛擬器件(也稱接口模型)的重用技術可大大縮短設計周期，加快高技術新晶片的投產和上市。而所謂虛擬接口模型則是用系統級VerilogHDL或VHDL語言描述的常用大規模積體電路(如ROM和RAM)或匯流排接口的行為模型等，往往是不可綜合的，也沒有必要綜合成具體電路，但其所有對外的性能與真實的器件或接口完全一致，在仿真時可用來代替真實的部件，用以驗證所設計的電路(必須綜合的部分)是否正確。
在美國和電子工業先進的國家，各種微處理器晶片(如8051)、通用串列接口晶片(如8251)、中斷控制器晶片(如8259)，並行輸入輸出接口晶片(PIO)、直接存儲器存取晶片(DMA)、數位訊號處理晶片(DSP)、RAM和ROM晶片、PCI匯流排控制器晶片以及PCI匯流排控制接口等晶片都有其相對應的商品化的虛擬器件和虛擬接口模型可供選用。虛擬器件往往只提供門級和RTL級的Verilog HDL或VHDL原始碼，而虛擬接口模型往往提供系統級代碼。這是因為門級和RTL級的Verilog HDL或VHDL是可綜合的，它與具體的邏輯電路有著精確的對應關係。
IP核
IP核就是智慧財產權核或智慧財產權模組的意思，在EDA技術開發中具有十分重要的地位。美國著名的Dataquest諮詢公司將半導體產業的IP定義為“用於ASIC或FPGA中的預先設計好的電路功能模組”。IP主要分為軟IP、固IP和硬IP。軟IP是用Verilog/VHDL等硬體描述語言描述的功能塊，但是並不涉及用什麼具體電路元件實現這些功能。固IP是完成了綜合的功能塊。硬IP提供設計的最終階段產品——掩膜。
