《XilinxFPGA高速串列傳輸技術與套用》是2015年6月電子工業出版社出版的圖書，作者是黃萬偉,董永吉,陳博等。
基本介紹
- 書名：XilinxFPGA高速串列傳輸技術與套用
- 作者：黃萬偉,董永吉,陳博等
- ISBN：9787121264276
- 出版社：電子工業出版社
- 出版時間：2015年6月
- 頁數：296
- 字數：474千字
- 開本：16(185*260)
- 版次：01-01
內容簡介,圖書目錄,
內容簡介
本書圍繞高速串列傳輸技術，重點關注Xilinx FPGA支持的串列傳輸解決方案，並以XAUI和PCI-E協定為例講述巴笑您各功能模組的設計方法。前3章講解數據基本傳輸技術，對串列傳輸方案作了說明,介紹Xilinx Virtex-6系列 FPGA GTX核的內部結構功能模組，給出XAUI核的生成和套用實例；第4章為PCII-E核的內部結構、生成方法、參數配置及接口時序等；第5章介紹如何調試GTX核IBERT工具；最後給出RocketIO MGT核的外部時鐘和電源設計經驗總結。
圖書目錄
目 錄
第1章 數據傳輸技術綜述與發展趨勢1
1.1 數據傳輸技術簡介1
1.1.1 並行傳輸技術簡介1
1.1.2 串列傳輸技術簡介6
1.2 高速串列傳輸技術的套用需求10
1.2.1 高速並行傳輸的技術瓶頸10
1.2.2 高速串列傳輸的技術優勢12
1.3 高速串列傳輸技術的推動力13
1.3.1 I/O技術的不斷改進13
1.3.2 多重相位技術15
1.3.3 線路編碼技術16
1.3.4 擾碼傳輸技術18
1.3.5 傳送預加重技術19
1.3.6 接收均衡技術22
1.4 高速數據串列傳輸的解決方案24
1.5 本章小結24
第2章 常用高速串列傳輸接口協定簡介26
2.1 XAUI協定簡介和套用26
采檔 2.1.1 乙太網技術樂紙全的發展歷程26
2.1.2 XGMII接口簡介與分析27
2.1.3 XAUI協定的技術優勢28
2.1.4 XAUI協定詳解29
2.2 Interlaken協定套用簡介31
2.2.1 Interlaken協定簡介31
2.2.2 Interlaken協定數據格式33
2.2.3 Interlaken接口信號簡介36
2.3 SATA協定簡介和套用36
2.3.1 SATA協定簡介36
2.3.2 SATA協定分層模型38
2.3.3 SATA接口信號說明40
2.4 PCI-Express協定簡介和套用41
2.4.1 PCI-Express協定遙設海簡介41
2.4.2 PCI-Express協定分層模型42
2.4.3 PCI-Express Slot物理接口簡介44
2.5 RapidIO協定簡介和套用45
2.5.1 RapidIO協定簡介45
2.5.2 RapidIO分層模式說明47
2.5.3 RapidIO接口信號描述51
2.6 Aurora協定簡介頁刪愉和套用52
2.7 ATCA機箱的背板串列技術53
2.7.1 PICMG3.0規範簡介53
2.7.2 ATCA機箱的背板接口標準54
2.8 本章小結55
第3章 Virtex-6 GTX收發器的功能結構和套用概述56
3.1 Virtex-6 GTX收發器的功能和結構56
3.1.1 Virtex-6 GTX收發器的功能簡介56
3.1.2 Virtex-6 FPGA中的GTX架構57
3.1.3 Virtex-6 GTX收發器的內部電路結構57
3.2 TX傳送端的功能和結構說明59
3.2.1 TX Interface接口說明60
3.2.2 TX傳送端的時鐘結構62
3.2.3 TXOUTCLK時鐘套用說明64
3.2.4 TX傳送端的復位過程描述66
3.2.5 TX傳送組拳戒囑端的8b/10b編碼器68
3.2.6 TX傳送端的緩衝區介紹70
3.2.7 TX傳送端的PRBS模式產生器71
3.2.8 TX傳送端的極性控制功能73
3.3 RX接收端的功能和結構簡介73
3.3.1 RX接收端的功能說明73
3.3.2 RX接收端的時鐘電路結構74
3.3.3 RX極性控制76
3.3.4 RX接收端的PRBS模式檢測器76
3.3.5 RX接收端的位元組和字對齊功能77
3.3.6 RX接收端的LOS狀態機80
3.3.7 RX接收端的8b/10b解碼器81
3.3.8 RX接收端的彈性宙府狼踏緩衝區82
3.3.9 RX接收端的時鐘糾正功能86
3.3.10 RX接收端的通道綁定功能介紹88
3.3.11 RX接收端的復位初始化93
3.3.12 RX Interface接口說明94
3.4 本章小結96
第4章 XAUI核的功能簡介和套用說明98
4.1 XAUI協定套用簡介98
4.2 Xilinx XAUI核功能簡介99
4.2.1 Xilinx XAUI核套用概述99
4.2.2 Xilinx XAUI核功能描述100
4.3 XAUI核的接口信號描述101
4.3.1 XAUI接口信號概述101
4.3.2 用戶端接口簡介102
4.3.3 GTX收發器接口簡介105
4.3.4 MDIO管理接口簡介105
4.3.5 配置和狀態接口信號106
4.3.6 時鐘和復位接口簡介108
4.4 XAUI核內部時鐘結構108
4.5 XAUI核的定製和創建109
4.5.1 XAUI核的生成109
4.5.2 建立XAUI核仿真工程112
4.5.3 自生成數據的XAUI核仿真說明113
4.6 本章小結117
第5章 Xilinx PCI-Express核簡介118
5.1 Xilinx PCI-Express核學習導讀118
5.2 Xilinx PCI-Express核概述119
5.2.1 Xilinx PCI-Express核的技術優勢119
5.2.2 Xilinx PCI-Express核總覽120
5.3 Xilinx PCI-Express核的協定層次簡介121
5.3.1 Xilinx PCI-Express核的協定層次121
5.3.2 Xilinx PCI-Express核的配置空間簡介122
5.4 Xilinx PCI-Express 核的頂層接口信號125
5.4.1 Xilinx PCI-Express核的系統接口信號125
5.4.2 Xilinx PCI-Express接口信號125
5.5 Xilinx PCI-Express核的AXI4接口信號129
5.5.1 Xilinx PCI-Express核的公共接口信號129
5.5.2 Xilinx PCI-Express核的事務傳送接口信號130
5.5.3 Xilinx PCI-Express核的事務接收接口信號132
5.6 Xilinx PCI-Express核的其他接口信號133
5.6.1 Xilinx PCI-Express核的物理層接口信號133
5.6.2 Xilinx PCI-Express核的配置接口信號136
5.6.3 Xilinx PCI-Express核的中斷接口信號139
5.6.4 Xilinx PCI-Express核的差錯報告信號140
5.6.5 Xilinx PCI-Express核的動態配置接口信號141
5.7 Xilinx PCI-Express協定的TLP格式142
5.7.1 TLP概況142
5.7.2 TLP格式介紹142
5.7.3 TLP類型和格式欄位編碼欄位介紹143
5.7.4 Length欄位與位元組使能欄位介紹144
5.7.5 其他協定欄位簡介146
5.7.6 TLP包格式查詢表146
5.8 本章小結149
第6章 Xilinx PCI-Express核的生成與定製150
6.1 Xilinx PCI-Express核的例化150
6.1.1 集成核Endpoint結構概述150
6.1.2 集成核Rootport結構概述152
6.1.3 Xilinx PCI-Express核的生成154
6.1.4 Xilinx PCI-Express核的仿真156
6.1.5 Xilinx PCI-Express核的實現157
6.1.6 Xilinx PCI-Express核的字典結構和內容158
6.2 Xilinx PCI-Express核的自定義生成163
6.2.1 Xilinx PCI-Express核的基本參數設定164
6.2.2 Xilinx PCI-Express核的基地址暫存器165
6.2.3 Xilinx PCI-Express核的配置暫存器設定171
6.2.4 Xilinx PCI-Express核的高級設定179
6.3 程控輸入/輸出示例設計181
6.3.1 Xilinx PCI-Express核的PIO系統概述181
6.3.2 Xilinx PCI-Express核的PIO 硬體182
6.3.3 Xilinx PCI-Express核的PIO 套用186
6.4 本章小結191
第7章 Xilinx PCI-Express核事務層接口設計193
7.1 事務層TLP格式簡介193
7.1.1 TLP的位元組序193
7.1.2 TLP的相關說明194
7.2 事務層TLP的傳送195
7.2.1 TLP 傳送的基本操作流程195
7.2.2 連續事務的傳送197
7.2.3 發射通路的源節制198
7.2.4 發射通路的目標節制198
7.2.5 發射通路的源中止199
7.2.6 目的端事務忽略200
7.2.7 發射通路上的錯誤標記200
7.2.8 發射通路的流傳輸201
7.2.9 附加 ECRC的事務201
7.3 事務層TLP包的接收201
7.3.1 TLP 接收的基本操作流程201
7.3.2 接收通路的數據節制203
7.3.3 連續事務的接收204
7.3.4 接收通路的重排序205
7.3.5 接收通路的EP和 TLP Digest欄位使用206
7.3.6 接收通路的基地址暫存器匹配206
7.3.7 接收通路的Link-Down事件207
7.4 本章小結208
第8章 基於Xilinx PCI-Express核的套用設計209
8.1 物理層控制和狀態接口設計209
8.1.1 鏈路改變設計考慮209
8.1.2 鏈路改變方式210
8.2 配置空間信號設計214
8.2.1 直接映射到配置接口的暫存器214
8.2.2 設備控制和狀態暫存器定義214
8.2.3 配置連線埠對其他暫存器的訪問217
8.3 額外數據包處理的要求218
8.4 用戶錯誤報告設計219
8.4.1 錯誤類型介紹219
8.4.2 錯誤類型分類222
8.5 電源管理設計223
8.5.1 電源管理模式分類223
8.5.2 程控電源管理223
8.6 中斷請求設計225
8.6.1 傳統中斷模式226
8.6.2 MSI中斷模式227
8.6.3 MSI-X中斷模式228
8.7 連結訓練及鏈路翻轉設計228
8.7.1 連結訓練支持228
8.7.2 鏈路翻轉支持229
8.8 時鐘復位設計229
8.8.1 復位分類229
8.8.2 時鐘控制230
8.9 動態配置設計232
8.9.1 DRP接口的讀/寫232
8.9.2 DRP接口的其他考量233
8.9.3 DRP地址映射233
8.10 核的約束設計239
8.10.1 用戶約束檔案的內容239
8.10.2 移植需要的修改240
8.11 本章小結242
第9章 Virtex-6 GTX收發器的時鐘和電源設計243
9.1 Virtex-6 GTX輸入時鐘結構和套用設計243
9.1.1 輸入參考時鐘的內部結構243
9.1.2 輸入參考時鐘的套用說明244
9.1.3 GTX收發器的輸入時鐘接口信號和屬性247
9.1.4 單個外部輸入參考時鐘的GTX使用模型249
9.1.5 多個外部輸入參考時鐘的GTX使用模型250
9.1.6 多個Quad交叉使用輸入參考時鐘模型251
9.2 GTX的PLL鎖相環結構和功能描述252
9.3 Virtex-6 GTX的迴環測試模式254
9.4 Viretex-6 GTX的單板設計指導255
9.4.1 引腳描述和設計準則255
9.4.2 終端電阻校準電路256
9.4.3 未使用的GTX收發器管理257
9.4.4 模擬電源的引腳連線257
9.4.5 未使用的Quad引腳連線處理259
9.4.6 Quad套用的優先權260
9.5 參考時鐘設計概述261
9.5.1 時鐘源選擇概述261
9.5.2 參考時鐘接口連線方式262
9.6 模擬電源電路設計263
9.6.1 模擬電源設計概述263
9.6.2 電源穩壓器選擇263
9.7 本章小結264
第10章 Xilinx IBERT調試工具套用詳解266
10.1 Xilinx IBERT調試工具的功能簡介266
10.2 Xilinx IBERT核的基本結構267
10.3 Xilinx IBERT核的生成說明268
10.4 Xilinx IBERT核生成實例268
10.4.1 IBERT核的生成268
10.4.2 基於IBERT的GTX掃描測試274
10.5 本章小結277
附錄A278
參考文獻283
第1章 數據傳輸技術綜述與發展趨勢1
1.1 數據傳輸技術簡介1
1.1.1 並行傳輸技術簡介1
1.1.2 串列傳輸技術簡介6
1.2 高速串列傳輸技術的套用需求10
1.2.1 高速並行傳輸的技術瓶頸10
1.2.2 高速串列傳輸的技術優勢12
1.3 高速串列傳輸技術的推動力13
1.3.1 I/O技術的不斷改進13
1.3.2 多重相位技術15
1.3.3 線路編碼技術16
1.3.4 擾碼傳輸技術18
1.3.5 傳送預加重技術19
1.3.6 接收均衡技術22
1.4 高速數據串列傳輸的解決方案24
1.5 本章小結24
第2章 常用高速串列傳輸接口協定簡介26
2.1 XAUI協定簡介和套用26
采檔 2.1.1 乙太網技術樂紙全的發展歷程26
2.1.2 XGMII接口簡介與分析27
2.1.3 XAUI協定的技術優勢28
2.1.4 XAUI協定詳解29
2.2 Interlaken協定套用簡介31
2.2.1 Interlaken協定簡介31
2.2.2 Interlaken協定數據格式33
2.2.3 Interlaken接口信號簡介36
2.3 SATA協定簡介和套用36
2.3.1 SATA協定簡介36
2.3.2 SATA協定分層模型38
2.3.3 SATA接口信號說明40
2.4 PCI-Express協定簡介和套用41
2.4.1 PCI-Express協定遙設海簡介41
2.4.2 PCI-Express協定分層模型42
2.4.3 PCI-Express Slot物理接口簡介44
2.5 RapidIO協定簡介和套用45
2.5.1 RapidIO協定簡介45
2.5.2 RapidIO分層模式說明47
2.5.3 RapidIO接口信號描述51
2.6 Aurora協定簡介頁刪愉和套用52
2.7 ATCA機箱的背板串列技術53
2.7.1 PICMG3.0規範簡介53
2.7.2 ATCA機箱的背板接口標準54
2.8 本章小結55
第3章 Virtex-6 GTX收發器的功能結構和套用概述56
3.1 Virtex-6 GTX收發器的功能和結構56
3.1.1 Virtex-6 GTX收發器的功能簡介56
3.1.2 Virtex-6 FPGA中的GTX架構57
3.1.3 Virtex-6 GTX收發器的內部電路結構57
3.2 TX傳送端的功能和結構說明59
3.2.1 TX Interface接口說明60
3.2.2 TX傳送端的時鐘結構62
3.2.3 TXOUTCLK時鐘套用說明64
3.2.4 TX傳送端的復位過程描述66
3.2.5 TX傳送組拳戒囑端的8b/10b編碼器68
3.2.6 TX傳送端的緩衝區介紹70
3.2.7 TX傳送端的PRBS模式產生器71
3.2.8 TX傳送端的極性控制功能73
3.3 RX接收端的功能和結構簡介73
3.3.1 RX接收端的功能說明73
3.3.2 RX接收端的時鐘電路結構74
3.3.3 RX極性控制76
3.3.4 RX接收端的PRBS模式檢測器76
3.3.5 RX接收端的位元組和字對齊功能77
3.3.6 RX接收端的LOS狀態機80
3.3.7 RX接收端的8b/10b解碼器81
3.3.8 RX接收端的彈性宙府狼踏緩衝區82
3.3.9 RX接收端的時鐘糾正功能86
3.3.10 RX接收端的通道綁定功能介紹88
3.3.11 RX接收端的復位初始化93
3.3.12 RX Interface接口說明94
3.4 本章小結96
第4章 XAUI核的功能簡介和套用說明98
4.1 XAUI協定套用簡介98
4.2 Xilinx XAUI核功能簡介99
4.2.1 Xilinx XAUI核套用概述99
4.2.2 Xilinx XAUI核功能描述100
4.3 XAUI核的接口信號描述101
4.3.1 XAUI接口信號概述101
4.3.2 用戶端接口簡介102
4.3.3 GTX收發器接口簡介105
4.3.4 MDIO管理接口簡介105
4.3.5 配置和狀態接口信號106
4.3.6 時鐘和復位接口簡介108
4.4 XAUI核內部時鐘結構108
4.5 XAUI核的定製和創建109
4.5.1 XAUI核的生成109
4.5.2 建立XAUI核仿真工程112
4.5.3 自生成數據的XAUI核仿真說明113
4.6 本章小結117
第5章 Xilinx PCI-Express核簡介118
5.1 Xilinx PCI-Express核學習導讀118
5.2 Xilinx PCI-Express核概述119
5.2.1 Xilinx PCI-Express核的技術優勢119
5.2.2 Xilinx PCI-Express核總覽120
5.3 Xilinx PCI-Express核的協定層次簡介121
5.3.1 Xilinx PCI-Express核的協定層次121
5.3.2 Xilinx PCI-Express核的配置空間簡介122
5.4 Xilinx PCI-Express 核的頂層接口信號125
5.4.1 Xilinx PCI-Express核的系統接口信號125
5.4.2 Xilinx PCI-Express接口信號125
5.5 Xilinx PCI-Express核的AXI4接口信號129
5.5.1 Xilinx PCI-Express核的公共接口信號129
5.5.2 Xilinx PCI-Express核的事務傳送接口信號130
5.5.3 Xilinx PCI-Express核的事務接收接口信號132
5.6 Xilinx PCI-Express核的其他接口信號133
5.6.1 Xilinx PCI-Express核的物理層接口信號133
5.6.2 Xilinx PCI-Express核的配置接口信號136
5.6.3 Xilinx PCI-Express核的中斷接口信號139
5.6.4 Xilinx PCI-Express核的差錯報告信號140
5.6.5 Xilinx PCI-Express核的動態配置接口信號141
5.7 Xilinx PCI-Express協定的TLP格式142
5.7.1 TLP概況142
5.7.2 TLP格式介紹142
5.7.3 TLP類型和格式欄位編碼欄位介紹143
5.7.4 Length欄位與位元組使能欄位介紹144
5.7.5 其他協定欄位簡介146
5.7.6 TLP包格式查詢表146
5.8 本章小結149
第6章 Xilinx PCI-Express核的生成與定製150
6.1 Xilinx PCI-Express核的例化150
6.1.1 集成核Endpoint結構概述150
6.1.2 集成核Rootport結構概述152
6.1.3 Xilinx PCI-Express核的生成154
6.1.4 Xilinx PCI-Express核的仿真156
6.1.5 Xilinx PCI-Express核的實現157
6.1.6 Xilinx PCI-Express核的字典結構和內容158
6.2 Xilinx PCI-Express核的自定義生成163
6.2.1 Xilinx PCI-Express核的基本參數設定164
6.2.2 Xilinx PCI-Express核的基地址暫存器165
6.2.3 Xilinx PCI-Express核的配置暫存器設定171
6.2.4 Xilinx PCI-Express核的高級設定179
6.3 程控輸入/輸出示例設計181
6.3.1 Xilinx PCI-Express核的PIO系統概述181
6.3.2 Xilinx PCI-Express核的PIO 硬體182
6.3.3 Xilinx PCI-Express核的PIO 套用186
6.4 本章小結191
第7章 Xilinx PCI-Express核事務層接口設計193
7.1 事務層TLP格式簡介193
7.1.1 TLP的位元組序193
7.1.2 TLP的相關說明194
7.2 事務層TLP的傳送195
7.2.1 TLP 傳送的基本操作流程195
7.2.2 連續事務的傳送197
7.2.3 發射通路的源節制198
7.2.4 發射通路的目標節制198
7.2.5 發射通路的源中止199
7.2.6 目的端事務忽略200
7.2.7 發射通路上的錯誤標記200
7.2.8 發射通路的流傳輸201
7.2.9 附加 ECRC的事務201
7.3 事務層TLP包的接收201
7.3.1 TLP 接收的基本操作流程201
7.3.2 接收通路的數據節制203
7.3.3 連續事務的接收204
7.3.4 接收通路的重排序205
7.3.5 接收通路的EP和 TLP Digest欄位使用206
7.3.6 接收通路的基地址暫存器匹配206
7.3.7 接收通路的Link-Down事件207
7.4 本章小結208
第8章 基於Xilinx PCI-Express核的套用設計209
8.1 物理層控制和狀態接口設計209
8.1.1 鏈路改變設計考慮209
8.1.2 鏈路改變方式210
8.2 配置空間信號設計214
8.2.1 直接映射到配置接口的暫存器214
8.2.2 設備控制和狀態暫存器定義214
8.2.3 配置連線埠對其他暫存器的訪問217
8.3 額外數據包處理的要求218
8.4 用戶錯誤報告設計219
8.4.1 錯誤類型介紹219
8.4.2 錯誤類型分類222
8.5 電源管理設計223
8.5.1 電源管理模式分類223
8.5.2 程控電源管理223
8.6 中斷請求設計225
8.6.1 傳統中斷模式226
8.6.2 MSI中斷模式227
8.6.3 MSI-X中斷模式228
8.7 連結訓練及鏈路翻轉設計228
8.7.1 連結訓練支持228
8.7.2 鏈路翻轉支持229
8.8 時鐘復位設計229
8.8.1 復位分類229
8.8.2 時鐘控制230
8.9 動態配置設計232
8.9.1 DRP接口的讀/寫232
8.9.2 DRP接口的其他考量233
8.9.3 DRP地址映射233
8.10 核的約束設計239
8.10.1 用戶約束檔案的內容239
8.10.2 移植需要的修改240
8.11 本章小結242
第9章 Virtex-6 GTX收發器的時鐘和電源設計243
9.1 Virtex-6 GTX輸入時鐘結構和套用設計243
9.1.1 輸入參考時鐘的內部結構243
9.1.2 輸入參考時鐘的套用說明244
9.1.3 GTX收發器的輸入時鐘接口信號和屬性247
9.1.4 單個外部輸入參考時鐘的GTX使用模型249
9.1.5 多個外部輸入參考時鐘的GTX使用模型250
9.1.6 多個Quad交叉使用輸入參考時鐘模型251
9.2 GTX的PLL鎖相環結構和功能描述252
9.3 Virtex-6 GTX的迴環測試模式254
9.4 Viretex-6 GTX的單板設計指導255
9.4.1 引腳描述和設計準則255
9.4.2 終端電阻校準電路256
9.4.3 未使用的GTX收發器管理257
9.4.4 模擬電源的引腳連線257
9.4.5 未使用的Quad引腳連線處理259
9.4.6 Quad套用的優先權260
9.5 參考時鐘設計概述261
9.5.1 時鐘源選擇概述261
9.5.2 參考時鐘接口連線方式262
9.6 模擬電源電路設計263
9.6.1 模擬電源設計概述263
9.6.2 電源穩壓器選擇263
9.7 本章小結264
第10章 Xilinx IBERT調試工具套用詳解266
10.1 Xilinx IBERT調試工具的功能簡介266
10.2 Xilinx IBERT核的基本結構267
10.3 Xilinx IBERT核的生成說明268
10.4 Xilinx IBERT核生成實例268
10.4.1 IBERT核的生成268
10.4.2 基於IBERT的GTX掃描測試274
10.5 本章小結277
附錄A278
參考文獻283
