XilinxFPGA權威設計指南——Vivado2014集成開發環境

內容簡介

本書全面系統地介紹了Xilinx新一代集成開發環境Vivado 2014.3的設計方法、設計流程和具體實現。全書共分11章，內容包括：Xilinx UltraScale結構、Vivado集成設計環境導論、Vivado工程模式基本設計實現、Vivado非工程模式基本設計實現、創建和封裝用戶IP核流程、Vivado高級約束原理及實現、Vivado調試工具原理及實現、Vivado嵌入式系統設計實現、Vivado模型設計原理及實現、Vivado HLS原理及實現、Vivado部分可重配置原理及實現。本書參考了Xilinx提供的大量Vivado最新設計資料，理陵膠講跨論與套用並重，將Xilinx最新的設計理論貫穿在具體的設計實現中。

圖書目錄

第章 Xilinx新一代UltraScale結構1

1.1 UltraScale結構特點1

1.2 可配置邏輯塊2

1.2.1 可配置邏輯塊的特點2

1.2.2 多路復用器3

1.2.3 進位邏輯5

1.2.5 分散式RAM（只有SLICEM）7

1.2.6 唯讀存儲器（ROM）8

1.2.7 移位暫存器（只有SLICEM）9

1.3 時鐘資源和時鐘管理單元10

1.3.1 時鐘資源10

1.3.2 時鐘管理模組12

1.4 塊存儲器資源13

1.5 專用的DSP模組15

1.6 輸入/輸出塊16

1.7 高速串列享踏記收發器17

1.8 PCI-E模組18

1.9 Interlaken集成塊19

1.10 Ethernet模組19

1.11 系統監控器模組19

1.12 配置模組20

1.13 互聯資源20

第章欠肯船 Vivado集成設計環境導論講悼悼22

2.1 Vivado系統級設計流程22

2.2 Vivado功能和特性24

2.3 Vivado中電路結構的網表描述25

2.4 Vivado中工程數據的目錄結構26

2.5 Vivado中Journal檔案和Log檔案功能26

2.5.1 Journal檔案（Vivado.jou）26

2.5.2 Log檔案（Vivado.log）27

2.6 Vivado兩種設計流程模式28

2.6.1 工程模式和非工程模式不同點比較28

2.6.2 工程模式和非工程模式命令的不同29

2.7 Vivado中XDC檔案30

2.7.1 XDC的特性30

2.7.2 XDC與UCF比較31

2.7.3 約束檔案的使用方法32

2.7.4 約束順序32

2.7.5 XDC約束命令33

2.8 Vivado集成設計環境的啟動方法34

2.9 Vivado集成設計環境主界面35

2.10 Vivado設計主界面及功能38

2.10.1 流程處理主界面及功能38

2.10.2 工程管理器主界面及功能40

2.10.3 工作區視窗42

2.10.4 設計運拳記察陵行視窗42

第章 Vivado工程模式基本設計實現44

3.1 創建新的設計工程44

3.2 創建並添加一個新的設計檔案48

3.3 RTL詳棗精希細描述和分析52

3.4 設計綜合和分析55

3.4.1 綜合過程的關鍵問題55

3.4.2 設計綜合選項55

3.4.3 Vivado支持的屬性58

3.4.4 執行設計綜合66

3.4.5 綜合報告的查看69

3.5 設計行為級仿真70

3.6 創建組應實現約束75

3.6.1 實現約束的原理75

3.6.2 I/O規劃器功能75

3.6.3 實現約束過程76

3.7 設計實現和分析81

3.7.1 設計實現原理82

3.7.2 設計實現選項82

3.7.3 設計實現及分析87

3.7.4 靜態時序分析93

3.8 設計時序仿真97

3.9 生成編程檔案98

3.9.1 執行生成可程式檔案98

3.9.2 生成編程檔案選項98

3.10 下載比特流檔案到FPGA100

第章 Vivado非工程模式基本設計實現104

4.1 非工程模式基本命令和功能104

4.1.1 非工程模式基本命令列表104

4.1.2 典型Tcl腳本的使用105

4.2 Vivado集成開發環境分析設計106

4.2.1 啟動Vivado集成開發環境106

4.2.2 打開設計檢查點的方法107

4.3 修改設計路徑107

4.4 設定設計輸出路徑108

4.5 讀取設計檔案108

4.6 運行設計綜合109

4.7 運行設計布局110

4.8 運行設計布線112

4.9 生成比特流檔案114

4.10 下載比特流檔案115

第章創建和封裝用戶IP核流程117

5.1 Vivado定製IP流程117

5.2 創建新的用於創建IP的工程118

5.3 設定定製IP的庫名和目錄119

5.4 封裝定製IP的實現120

5.5 創建新的用於調用IP的工程124

5.6 設定包含調用IP的路徑124

5.7 創建基於IP的系統125

5.8 系統行為級仿真129

5.9 系統設計綜合132

5.10 系統實現和驗證133

第章 Vivado高級約束原理及實現135

6.1 時序檢查概念135

6.1.1 基本術語135

6.1.2 時序路徑135

6.1.3 建立和保持鬆弛137

6.1.4 建立和保持檢查138

6.1.5 恢復和去除檢查141

6.2 時序約束概念142

6.2.1 時鐘定義142

6.2.2 時鐘組148

6.2.3 I/O延遲約束151

6.2.4 時序例外154

6.3 生成時序報告168

6.4 添加時序約束175

6.4.1 時序約束策略1175

6.4.2 時序約束策略2177

6.5 物理約束原理182

6.5.1 網表約束182

6.5.2 布局約束183

6.5.3 布線約束185

6.6 布局約束實現186

6.6.1 修改綜合屬性187

6.6.2 布局約束方法188

6.7 布線約束實現191

6.7.1 手工布線191

6.7.2 進入分配布線模式192

6.7.3 分配布線節點194

6.7.4 取消分配布線節點194

6.7.5 完成並退出分配布線模式194

6.7.6 鎖定LUT負載上的單元輸入195

6.7.7 分支布線195

6.7.8 直接約束布線197

6.8 修改邏輯實現198

6.9 配置約束原理199

6.10 增量編譯199

6.10.1 增量編譯流程199

6.10.2 運行增量布局和布線200

6.10.3 使用增量編譯202

6.10.4 增量編譯高級分析204

第章 Vivado調試工具原理及實現205

7.1 設計調試原理和方法205

7.2 創建新的FIFO調試工程206

7.3 添加FIFO IP到設計中207

7.4 添加頂層設計檔案210

7.5 使用HDL例化添加FIFO到設計中211

7.6 添加約束檔案216

7.7 網表插入調試探測流程方法及實現218

7.7.1 網表插入調試探測流程的方法218

7.7.2 網表插入調試探測流程的實現220

7.8 使用添加HDL屬性調試探測流程225

7.9 使用HDL例化調試核調試探測流程227

第章 Vivado嵌入式系統設計實現232

8.1 簡單硬體系統設計232

8.1.1 創建新的工程232

8.1.2 使用IP集成器創建處理器系統234

8.1.3 生成頂層HDL和導出設計到SDK240

8.1.4 創建存儲器測試程式243

8.1.5 驗證設計245

8.2 在PL內添加外設247

8.2.1 打開工程248

8.2.2 添加兩個GPIO實例248

8.2.3 連線外部GPIO外設256

8.2.4 設計綜合257

8.2.5 生成比特流和導出硬體到SDK258

8.2.6 生成測試程式258

8.2.7 驗證設計262

8.3 創建和添加定製IP263

8.3.1 創建定製IP模板263

8.3.2 修改定製IP設計模板266

8.3.3 使用IP封裝器封裝外設271

8.3.4 打開工程和修改設定274

8.3.5 添加定製IP到設計275

8.3.6 添加BRAM277

8.3.7 添加約束xdc279

8.4 編寫軟體程式280

8.4.1 打開工程280

8.4.2 創建套用工程281

8.4.3 為LED_IP分配驅動284

8.4.4 分析彙編目標檔案286

8.4.5 驗證設計288

8.5 軟體控制定時器和調試288

8.5.1 打開工程288

8.5.2 創建SDK軟體工程289

8.5.3 在硬體上驗證操作294

8.5.4 啟動調試器295

8.6 使用硬體分析儀調試297

8.6.1 ILA核原理298

8.6.2 VIO核原理301

8.6.3 打開工程302

8.6.4 添加定製IP303

8.6.5 添加ILA和VIO核303

8.6.6 標記和分配調試網路306

8.6.7 生成測試程式307

8.6.8 驗證和調試310

第章 Vivado模型設計原理及實現317

9.1 FPGA信號處理方法317

9.2 FPGA模型設計模組318

9.2.1 Xilinx Blockset318

9.2.2 Xilinx Reference Blockset319

9.3 System Generator運行環境的配置319

9.4 信號模型的構建和實現320

9.4.1 信號模型的構建320

9.4.2 模型參數的設定324

9.4.3 信號處理模型的仿真326

9.4.4 生成模型子系統326

9.4.5 模型HDL代碼的生成327

9.4.6 打開生成設計檔案並仿真329

9.4.7 協同仿真的配置及實現330

9.4.8 生成IP核333

9.5 編譯MATLAB到FPGA334

9.5.1 模型的設計原理334

9.5.2 系統模型的建立336

9.5.3 系統模型的仿真338

9.6 FIR濾波器的設計與實現339

9.6.1 FIR濾波器設計原理339

9.6.2 生成FIR濾波器係數339

9.6.3 構建FIR濾波器模型341

9.6.4 仿真FIR濾波器模型344

9.6.5 修改FIR濾波器模型345

9.6.6 仿真修改後FIR濾波器模型345

第章 Vivado HLS原理及實現347

10.1 高級綜合工具概述347

10.1.1 高級綜合工具的功能和特點347

10.1.2 不同的命令對HLS綜合結果的影響348

10.1.3 從C中提取硬體結構349

10.2 高級綜合工具調度和綁定352

10.2.1 高級綜合工具調度352

10.2.2 高級綜合工具綁定353

10.3 Vivado HLS工具的優勢353

10.4 C代碼的關鍵屬性354

10.4.1 函式355

10.4.2 類型356

10.4.3 循環362

10.4.4 數組364

10.4.5 連線埠364

10.4.6 操作符365

10.5 時鐘測量術語說明366

10.6 HLS關鍵最佳化策略367

10.6.1 延遲和吞吐量367

10.6.2 循環的處理375

10.6.3 數組的處理378

10.6.4 函式內聯383

10.6.5 命令和編譯指示384

10.7 Vivado HLS數字系統實現386

10.7.1 基於HLS實現組合邏輯386

10.7.2 基於HLS實現時序邏輯400

10.7.3 基於HLS實現矩陣相乘406

第章 Vivado部分可重配置原理及實現426

11.1 可重配置導論426

11.1.1 可重配置的概念426

11.1.2 可重配置的套用427

11.1.3 可重配置的特點430

11.1.4 可重配置術語解釋432

11.1.5 可重配置的要求433

11.1.6 可重配置的標準433

11.1.7 可重配置的流程435

11.2 可重配置的實現435

11.2.1 查看腳本436

11.2.2 綜合設計437

11.2.3 實現第一個配置437

11.2.4 實現第二個配置444

11.2.5 驗證配置445

11.2.6 生成比特流446

11.2.7 部分重配置FPGA448

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