Verilog測試基準

Verilog測試基準(TestBench) 是指用來測試一個Verilog 實體的程式。Verilog測試基準本身也由Verilog 程式代碼組成，它用各種方法產生激勵信號，通過元件例化語句以及連線埠映射將激勵信號傳送給被測試的Verilog 設計實體，然後將輸出信號波形寫到檔案中，或直接用波形瀏覽器觀察輸出波形。若需對一個設計實體模組進行仿真，首先必須編寫一個Verilog程式，在此程式中將這個先前已完成的設計實體進行元件例化，然後在程式中對這個實體的輸入信號用此Verilog程式加上激勵波形表述，接著在Verilog 仿真器中編譯運行這個新建的Verilog 程式，即可對此設計實體進行仿真測試。這個Verilog 程式即稱為測試基準(Test Bench)。

基本介紹

• 中文名：Verilog測試基準
• 外文名：TestBench

一般情況下，Verilog測試基準程式不需糊踏乘駝要定義輸入輸出連線埠，測試結果全部通過內部信號或變數來觀贈愉辯察、晚坑分析和判斷。祝旋協在某些場合(如設計仿真) 下，如果設計的Veriog程式僅僅是為了對電路葛白堡功能或者電路外加激歸諒辯騙勵的描述，那么完全可以使用不可綜腿棵盼合的Verilog 語句進行行為級描述。