SEU故障的系統級容錯加固技術研究

《SEU故障的系統級容錯加固技術研究》是依託首都師範大學，由張偉功擔任項目負責人的面上項目。

基本介紹

• 中文名：SEU故障的系統級容錯加固技術研究
• 項目類別：面上項目
• 項目負責人：張偉功
• 依託單位：首都師範大學

項目摘要

研究採用納米級工藝製造面向空間套用的高性能微處理器具有重要的戰略意義和現實需求。空間環境下，單粒子事件會引起微處理器電路的數據與狀態翻轉（SEU）故障，需要在系統級和電路級採用容錯加固措施才能保證微處理器的工作可靠性。隨著特徵尺寸減小和工作電壓降低，納米級電路中SEU故障的發生機率大大增加，且不再僅僅引起單個數據位翻轉，而是最多可同時引起8位翻轉。以EDAC、TMR、奇偶校驗為代表的容錯方法已無法滿足要求，研究探索新的能夠對多位錯誤進行快速高效容錯的算法已成為納米級微處理器發展必須解決的重要科學問題之一。本項目以流水線和存儲部件為研究對象，提出一種自修復雙冗餘流水線結構和一種快速BCH混合糾檢錯方法，研究高性能微處理器多位SEU故障的系統級容錯加固方法，與器件級加固措施結合，不僅可以消除空間環境下SEU故障對微處理器的危害，提高可靠性，還可降低資源需求，提高處理器工作速度。

結題摘要

進入納米工藝後，以高性能處理器為代表的超大規模電路，在空間環境中由於單粒子輻射，發生多位數據翻轉與擾動錯誤的機率大大增加。為了探索從系統結構級對這類故障進行容錯，項目以空間處理器SPARC V8處理器為基礎，提出一種具有線上自修復能力的雙冗餘流水線結構和一種嵌入BCH碼的存儲器混合糾檢錯方法，不但可以有效檢測糾正多位翻轉問題，還能夠實現性能與開銷的合理權衡。為了滿足未來新型處理器對新興技術的套用需求及高能效高可靠需求，項目還開展了面向新型存儲技術的處理器性能最佳化、CACHE數據壓縮、基於近似計算的容錯方法等研究工作。 項目取得的主要成果包括：1）提出並驗證了一種低開銷、高性能的自修復雙冗餘流水線結構，通過冗餘流水線流水級間相互校驗及輸出保護，結合流水線複製與回退機制，使得處理器流水線可以對SEU/SET導致的多位數據錯誤進行容錯，解決傳統三冗餘容錯方法不能對多位故障進行容錯的問題；2）提出並驗證了一種基於檢查點技術流水線容錯機制的容錯方法，在雙模冗餘的結構基礎上，以周期粒度對級間暫存器的內容進行備份，在故障時對流水線進行恢復，能夠對單粒子多位故障100%容錯；3）提出一種EDAC（或分組校驗）與BCH相結合的混合糾檢錯方案，實現對處理器及計算機系統中的各種存儲器的多位SEU錯誤進行實時檢測與快速糾錯；4）研究一種軟硬體協同故障注入仿真系統，可以對大規模積體電路設計進行非侵入式故障注入，在系統軟硬體協同運行的仿真環境下，能夠在不進行代碼設計修改的情況下，向硬體單元注入多維度故障。 項目發表學術論文28篇，獲得一項頂級會議最佳論文獎，申請了8項國家發明專利，已授權6項，獲得實用新型專利8項，獲得3項軟體著作權，培養博士、碩士研究生共18名，研究成果已在新一代空間處理器晶片及大規模FPGA設計驗證中進行套用，很好地完成了申請報告的各項研究內容，達到了預定目標。