《FPGA嵌入式抗輻照容錯處理器核及其系統設計實現研究》是依託復旦大學，由佘曉軒擔任項目負責人的面上項目。
基本介紹
- 中文名：FPGA嵌入式抗輻照容錯處理器核及其系統設計實現研究
- 依託單位：復旦大學
- 項目類別：面上項目
- 項目負責人：佘曉軒
項目摘要,結題摘要,
項目摘要
現代高性能FPGA或基於它的片上網路（NoC）除含有可程式邏輯互連資源外，往往包含單個嵌入式處理器核或多個處理器核構成的系統或網路。在太空探索，空間衛星，核電輻射，軍事通信等高輻射環境中，深亞微米級的FPGA很容易受到大量高能輻射粒子撞擊，引起其中可程式邏輯互連資源和嵌入式處理器核出現暫時或長期錯誤。可程式邏輯互連資源的抗輻照設計已經獲得大量研究，不是本課題研究重點。本課題主要研究FPGA中嵌入式抗輻照容錯處理器核及其系統設計。本課題基於已有的FPGA和處理器的軟硬體設計經驗，研究FPGA中單處理器核的容錯軟體代碼生成算法和高速抗輻照硬體結構，雙或三處理器核系統的錯誤禁止和修復技術，多處理器核網路的容錯重分配，重路由和流控技術。FPGA可把這些適合不同處理器數量的容錯技術結合起來，根據錯誤處理器核數量，自適應調整容錯策略，快速克服錯誤處理器核的影響。本項目將做實例晶片的流片驗證和建模。
結題摘要
現代高性能FPGA除含有可程式邏輯互連資源外，往往包含單個嵌入式處理器核或多個處理器核構成的系統或網路。在太空探索，空間衛星，核電輻射，軍事通信等高輻射環境中，深亞微米級的FPGA很容易受到大量高能輻射粒子撞擊，引起其中可程式邏輯互連資源和嵌入式處理器核出現暫時或長期錯誤。本項目研究FPGA中嵌入式處理器核及可程式資源的抗輻射硬體電路結構和軟體算法。我們提出了適用FPGA嵌入式處理器核及可程式資源的抗輻射觸發器電路、抗輻射分頻電路、多處理器核溫度敏感的執行緒分配算法、抗輻射布局布線算法和漸進冗餘最佳化算法。這些方案可以在提高FPGA嵌入式處理器核及可程式資源抗輻射能力的同時，還能保持其高速或高頻性能。
