《EDA技術入門與提高(第二版)》是2015年西安電子科技大學出版社出版的圖書,作者是王行、 熊壽葵、 李衍。
基本介紹
- 書名:EDA技術入門與提高(第二版)
- 作者:王行 熊壽葵 李衍
- 出版社:西安電子科技大學出版社
- 出版時間:2015年08月
- ISBN:978-7-5606-2215-6/TN.0495
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本書內容全面、敘述清晰,既可作為學習EDA技術套用的基礎教材,也可作為電子類工程技術人員的參考書。
本書通過大量實例系統地介紹了套用EDA技術進行FPGA/CPLD器件的數字電路系統仿真設計的方法和技巧。本書的主要內容包括EDA技術概述、可程式邏輯器件、Quartus Ⅱ 7.2簡介、圖形輸入設計方法、文本輸入設計方法、VHDL入門、常見邏輯單元的VHDL描述、有限狀態機設計、VHDL設計實例、設計中的常見問題及FPGA/CPLD器件的硬體連線等。
目錄
- 第1章 EDA技術概述 1
- 1.1 EDA技術的發展歷程 1
- 1.2 套用EDA技術的設計特點 3
- 1.3 EDA工具軟體結構 4
- 第2章 可程式邏輯器件 7
- 2.1 可程式邏輯器件概述 7
- 2.2 Altera公司的可程式邏輯器件 9
- 2.2.1 MAX系列器件 9
- 2.2.2 FLEX系列器件 11
- 2.2.3 Cyclone系列器件 12
- 2.2.4 ACEX1K系列器件 15
- 2.2.5 StratixTM系列器件 15
- 2.2.6 ArriaTM GX系列器件 22
- 2.2.7 ExcaliburTM系列器件 23
- 2.3 其他可程式邏輯器件 23
- 2.3.1 Xilinx公司的器件產品 24
- 2.3.2 Lattice公司的器件產品 25
- 第3章 QuartusⅡ 7.2簡介 27
- 3.1 QuartusⅡ7.2的設計步驟 27
- 3.2 QuartusⅡ7.2的安裝 28
- 3.2.1 QuartusⅡ7.2的版本分類 28
- 3.2.2 QuartusⅡ7.2的安裝要求 29
- 3.2.3 QuartusⅡ7.2的安裝過程 30
- 3.2.4 第一次運行QuartusⅡ7.2 36
- 3.3 Quartus Ⅱ 7.2的結構和工作環境 37
- 3.3.1 Quartus Ⅱ 7.2的結構 37
- 3.3.2 Quartus Ⅱ 7.2的工作環境 37
- 第4章 圖形輸入設計方法 45
- 4.1 4位加法器設計實例 45
- 4.1.1 4位加法器邏輯設計 45
- 4.1.2 半加器模組設計過程 47
- 4.1.3 全加器模組設計過程 63
- 4.1.4 4位加法器的設計過程 65
- 4.2 宏功能模組及其使用 75
- 4.2.1 時序電路宏模組 75
- 4.2.2 運算電路宏模組 82
- 4.2.3 2位十進制數字位移測量儀設計實例 85
- 4.3 LPM宏模組及其使用 107
- 4.3.1 參數化時序單元宏模組 107
- 4.3.2 參數化運算單元宏模組 111
- 4.3.3 參數化存儲器宏模組 116
- 4.3.4 其他模組 123
- 4.3.5 參數化宏模組的使用方法 123
- 第5章 文本輸入設計方法 130
- 5.1 文本輸入界面 130
- 5.2 用VHDL實現8位加法器設計 131
- 第6章 VHDL入門 136
- 6.1 VHDL的結構 136
- 6.1.1 實體 137
- 6.1.2 結構體 139
- 6.1.3 VHDL庫 141
- 6.1.4 VHDL程式包 143
- 6.1.5 配置 145
- 6.2 VHDL的詞法元素 147
- 6.2.1 分界符 147
- 6.2.2 標識符 147
- 6.2.3 注釋 149
- 6.2.4 字元文字 150
- 6.3 VHDL的數據對象 152
- 6.4 VHDL的數據類型 153
- 6.4.1 VHDL標準程式包STANDARD中定義的數據類型 154
- 6.4.2 用戶定義的數據類型 156
- 6.4.3 IEEE預定義標準邏輯位與矢量 159
- 6.4.4 VHDL的類型轉換 160
- 6.5 VHDL的操作符 161
- 6.5.1 邏輯(LOGICAL)操作符 162
- 6.5.2 算術(ARITHMETIC)操作符 162
- 6.5.3 關係(RELATIONAL)操作符 163
- 6.5.4 並置(CONCATENATION)操作符 164
- 6.5.5 操作符的優先權 165
- 6.6 VHDL的語法基礎 165
- 6.6.1 並行語句 165
- 6.6.2 順序語句 181
- 第7章 常見邏輯單元的VHDL描述 197
- 7.1 組合邏輯單元的VHDL描述 197
- 7.1.1 基本邏輯門的VHDL描述 197
- 7.1.2 編碼器、解碼器和多路選通器的VHDL描述 201
- 7.1.3 加法器和求補器的VHDL描述 205
- 7.1.4 三態門及匯流排緩衝器 208
- 7.2 時序電路的VHDL描述 211
- 7.2.1 時鐘信號和復位信號 211
- 7.2.2 觸發器 214
- 7.2.3 暫存器 218
- 7.2.4 計數器 223
- 7.3 存儲器的VHDL描述 231
- 7.3.1 存儲器的數據初始化 231
- 7.3.2 ROM(唯讀存儲器)的VHDL描述 231
- 7.3.3 RAM(隨機存儲器)的VHDL描述 233
- 7.3.4 先進先出(FIFO)堆疊的VHDL描述 234
- 第8章 有限狀態機設計 237
- 8.1 有限狀態機的優點及轉移圖描述 237
- 8.1.1 有限狀態機的優點 237
- 8.1.2 有限狀態機的轉移圖描述 238