《高速系統PDN瞬態噪聲的時域分析與非線性抑制技術》是依託西安電子科技大學，由劉洋擔任項目負責人的青年科學基金項目。
基本介紹
- 中文名：高速系統PDN瞬態噪聲的時域分析與非線性抑制技術
- 項目類別：青年科學基金項目
- 項目負責人：劉洋
- 依託單位：西安電子科技大學
中文摘要,結題摘要,
中文摘要
數字IC進入亞微米/納米工藝後，高速系統的時鐘主頻達數GHz，工作電壓降至1V以下，瞬態電流卻飆升到50A/ns，引發電源分配網路(PDN)中的電源/信號電壓瞬態噪聲及派生的時序抖動嚴重超標。目前業界慣用的基於頻域目標阻抗的電源分配網路設計準則在高頻段已呈現瓶頸，導致採用合理的封裝和去耦資源難以滿足系統對噪聲和抖動的要求。面對挑戰，本項目將在時域對電源最差瞬態噪聲激勵源模式進行理論分析，研究指導電源分配網路設計的新理論依據和臨界條件；同時，基於電路敏感度理論分析電源分配網路，提出採用有源電阻進行電源瞬態噪聲的非線性抑制技術；然後，研究電壓噪聲幅度和頻譜與系統時序抖動回響關係，提出統一規劃電壓噪聲預算和時序抖動預算的電源分配網路最佳化設計方法。最終實現對電源分配網路、時鐘分配網路及信號線網的協同設計。研究成果可用於指導當代高速高密度數字系統及晶片電源分配網路的設計。
結題摘要
本項目主要針對當前高速系統時鐘頻率提高以及工作電壓的降低而導致電源分配網路(PDN)中的電源/信號電壓瞬態噪聲及派生的時序抖動嚴重超標的問題，從時域深入探討電源分配網路最差瞬態噪聲的抑制手段，並研究電壓噪聲幅度和頻譜與系統時序抖動回響關係，提出統一規劃電壓噪聲預算和時序抖動預算的電源分配網路最佳化設計方法。在輸入為三角脈衝激勵條件下，給出了電容的時域瞬態阻抗定義，並推導出滿足時域瞬態噪聲的最大時域瞬態阻抗的臨界條件，定義了新的電容選擇標準。推導出需要添加去耦網路的電流激勵上升時間的臨界條件以及去耦電容能有效去耦的電流激勵上升時間範圍，通過進一步研究去耦電容最大電壓噪聲與上升時間和電容參數的關係，提出基於有效去耦上升時間的電源分配網路時域設計方法。研究了在給定電源噪聲門限的前提下去耦電容的有效去偶半徑，該方法可有效估計能滿足電源噪聲要求的去耦電容個數、類型和位置，並能精確計算出多層電路板任意兩點間的特性阻抗。在此研究理論上進行拓展，基於諧振腔理論提出能對在高速封裝和電路板上帶縫合孔的多層電源/地平面進行精確建模。同時，在當前的高速串列接口（如DDR4），其端接和負載形式會導致電源分配網路呈現非線性，根據這一問題，推導出了電源噪聲引起抖動的解析表達式，提出基於偽漏極開路端接輸出器時序抖動估計方法，降低了由仿真器（如ADS、HSPICE）進行蠻力式抖動仿真和估計所帶來的耗時問題。本項目研究成果可用於指導當代高速高密度數字系統及晶片電源分配網路的設計，理論成果有3篇發表在國外SCI檢索期刊，2篇發表在國內EI檢索期刊，授權專利3項，申請受理專利5 項，參加1次國際會議（口述報告），英文譯著《信號完整性與電源完整性分析》第三版一部，全書將在2019年3月公開出版。
