高等院校通信與信息專業規劃教材·數字邏輯

《高等院校通信與信息專業規劃教材·數字邏輯》是2004年機械工業出版社出版的圖書，作者是徐惠民、安德寧。

基本介紹

• 中文名：高等院校通信與信息專業規劃教材•數字邏輯
• 作者：徐惠民 安德寧
• 類別：硬體描述語言
• 出版社：機械工業出版社
• 出版時間：2004年8月
• 頁數：343 頁
• 定價：31.00
• 開本：16 開
• ISBN：7111099559
• 語種：簡體中文

內容簡介

《高等院校通信與信息專業規劃教材·數字邏輯設計與VHDL描述(第2版)》是為適應21世紀需要而編寫的“數字邏輯設計與VHDL描述”教材。《高等院校通信與信息專業規劃教材·數字邏輯設計與VHDL描述(第2版)》在保留“數字電路與邏輯設計”的系統性和完整性基礎上，詳細介紹了用VHDL硬體描述語言對數字電路和系統進行描述和設計的方法。全書包括數字邏輯設計基礎，以CMOS為主的數字積體電路，組合電路的分析、設計和描述，時序電路的分析、設計和描述，可程式邏輯器件，數字系統的描述和設計。《高等院校通信與信息專業規劃教材·數字邏輯設計與VHDL描述(第2版)》最後提供了數字邏輯電路實驗和課程設計題目。全書強調基本概念和基本方法，每章都有相當數量的習題。 《高等院校通信與信息專業規劃教材·數字邏輯設計與VHDL描述(第2版)》可作為高等院校通信與信息專業的教材，也可供相關技術人員培訓使用。

圖書目錄

第1章 數制與編碼

1.1 進位計數制

1.1.1 基數和權

1.1.2 2n進制數之間的轉換

1.1.3 十進制數和2n進制數之間的轉換

1.2 二-十進制編碼

1.2.1 幾種二-十進制編碼

1.2.2 二-十進制代碼的加法

1.3 格雷(Gray)碼

1.4 差錯檢測碼

1.4.1 奇偶校驗碼

1.4.2 五中取二碼和六中取二碼

1.5 習題

第2章 邏輯代數基礎

2.1 基本概念

2.1.1 邏輯變數和邏輯函式

2.1.2 基本邏輯運算

2.1.3 導出邏輯運算

2.1.4 邏輯函式的表示方法

2.2 邏輯代數的定理和規則

2.2.1 邏輯代數的基本定律

2.2.2 常用公式

2.2.3 展開定理

2.2.4 邏輯代數的三個規則

2.3 邏輯函式的標準表達式

2.3.1 標準"與或"式

2.3.2 標準"或與"式

2.3.3 不完全確定的邏輯函式

2.4 邏輯函式的化簡方法

2.4.1 邏輯函式式的化簡目標

2.4.2 代數化簡法

2.4.3 卡諾圖法化簡邏輯函式

2.5 習題

第3章 集成邏輯門電路

3.1 概述

3.1.1 電壓電平

3.1.2 正邏輯和負邏輯

3.2 MOS電晶體

3.2.1 MOS電晶體的分類

3.2.2 MOS管的三個工作區

3.2.3 MOS管的開關時間

3.3 CMOS反相器

3.3.1 CMOS反相器的結構及工作原理

3.3.2 CMOS反相器的電壓傳輸特性

3.3.3 CMOS反相器的功耗

3.3.4 CMOS反相器的開關時間

3.4 CMOS其他邏輯門電路

3.4.1 CMOS與非門

3.4.2 CMOS或非門

3.4.3 門的輸入端數的擴展

3.4.4 緩衝門、與門及或門

3.4.5 CMOS與或非門和異或門

3.4.6 CMOS傳輸門

3.5 CMOS積體電路的輸出結構

3.5.1 推輓輸出

3.5.2 三態輸出

3.5.3 漏極開路輸出

3.5.4 施密特觸發器

3.6 CMOS邏輯系列

3.6.1 HC和HCT系列

3.6.2 VHC和VHCT

3.6.3 FAC和FACT

3.6.4 CMOS電路使用中應注意的問題

3.7 雙極型集成邏輯電路

3.7.1 晶體三極體非門

3.7.2 肖特基晶體三極體

3.8 TTL邏輯門電路

3.8.1 TTL與非門電路

3.8.2 LSTTL或非門

3.8.3 TTL系列

3.8.4 TTL電路使用中注意的問題

3.9 ECL邏輯電路

3.9.1 基本ECL電路

3.9.2 ECL系列

3.9.3 ECL電路使用中應注意的問題

3.10 邏輯門的混合邏輯符號

3.10.1 緩衝門的混合邏輯符號

3.10. 2 與門和與非門的混合邏輯符號

3.10.3 或門及或非門的混合邏輯符號

3.11 習題

第4章 組合邏輯電路

4.1 組合邏輯電路的分析

4.1.1 組合邏輯電路的分析步驟

4.1.2 分析舉例

4.2 中規模組合邏輯電路

4.2.1 編碼器

4.2.2 解碼器

4.2.3 數據選擇器

4.2.4 加法器

4.2.5 數值比較器

4.2.6 奇偶校驗器

4.3 組合邏輯電路的綜合

4.3.1 組合邏輯電路的綜合方法

4.3.2 組合邏輯電路設計舉例

4.4 組合邏輯電路中的競爭與冒險

4.4.1 冒險的分類

4.4.2 冒險的檢查及消除

4.5 習題

第5章 VHDL描述組合邏輯電路

5.1 硬體描述語言VHDL

5.1.1 設計過程

5.1.2 VHDL語言的基本特點

5.2 VHDL描述的基本結構

5.2.1 實體描述

5.2.2 結構體描述

5.3 數據類型、運算符和表達式

5.3.1 枚舉類型

5.3.2 數組類型

5.3.3 子類型

5.3.4 VHDL運算符

5.3.5 常量的定義

5.3.6 VHDL表達式

5.4 VHDL的庫和包

5.4.1 VHDL庫的種類和使用

5.4.2 程式包

5.4.3 庫和程式包的引用

5.4.4 函式和過程

5.5 並行處理語句

5.5.1 並行賦值語句

5.5.2 條件賦值語句

5.5，3 選擇信號賦值語句

5.6 順序描述語句

5.6.1 PROCESS語句

5.6.2 信號和變數賦值語句

5.6.3 分支語句

5.6.4 循環語句

5.7 結構描述語句

5.7.1 部件聲明語句

5.7.2 部件描述語句

5.7.3 重複部件的描述

5.8 VHDL描述組合邏輯電路

5.8.1 解碼電路的描述

5.8.2 三態門的描述

5.8.3 編碼器的描述

5.9 習題

第6章 集成觸發器

6.1 觸發器的基本特性及其記憶作用

6.2 電位型觸發器

6.2.1 基本RS觸發器

6.2.2 帶使能端的RS觸發器

6.2.3 D觸發器

6.2.4 鎖存器

6.3 時鐘控制的集成觸發器

6.3.1 主從觸發器

6.3.2 T觸發器

6.3.3 邊沿觸發器

6.4 觸發器的邏輯符號

6.5 CMOS觸發器

6.5.1 帶使能端D觸發器

6.5.2 CMOS主從D觸發器

6.5.3 CMOSJK觸發器

6.6 集成觸發器的時間參數

6.6.1 建立時間和保持時間

6.6.2 時鐘信號的時間參數

6.7 觸發器的VHDL描述

6.7.1 電位型觸發器的VHDL描述

6.7.2 鐘控型觸發器的描述

6.8 習題

第7章 時序邏輯電路的分析、設計和描述

7.1 時序電路基礎

7.1.1 同步時序電路的分類和描述

7.1.2 常用時序電路

7.2 常用同步時序電路的分析

7.2.1 同步時序電路分析的步驟

7.2.2 同步計數器的分析

7.2.3 移位暫存器及其套用電路的分析

7.3 常用時序電路的設計

7.3.1 基本的設計步驟

7.3.2 同步計數器的設計

7.3.3 序列信號發生器

7.3.4 M序列發生器

7.4 異步計數器

7.4.1 異步計數器的基本形式

7.4.2 異步計數器的分析

7.5 中規模時序積體電路

7.5.1 中規模集成計數器

7.5.2 中規模計數器的套用

7.5.3 中規模移位暫存器

7.5.4 中規模移位暫存器的套用

7.5.5 時序部件的VHDL描述

7.6 一般時序電路的分析和設計

7.6.1 一般時序電路的分析

7.6.2 一般時序電路的設計

7.6.3 時序機的VHDL描述

7.7 習題

第8章 可程式邏輯器件

8.1 概述

8.1.1 專用積體電路的分類

8.1.2 PLD的基本結構

8.1.3 PLD電路的表示方法

8.1.4 PLD的分類

8.1.5 PLD的性能特點

8.2 唯讀存儲器ROM

8.2.1 ROM的邏輯結構

8.2.2 ROM的分類

8.2.3 ROM的套用

8.3 可程式陣列邏輯(PAL)

8.3.1 PAL的基本結構

8.3.2 PAL16L8的邏輯結構圖及套用

8.4 通用陣列邏輯(GAL)

8.4.1 GAL的性能特點

8.4.2 GAL的結構

8.4.3 輸出邏輯宏單元OLMC

8.5 可擦除可程式的邏輯器件(EPLD)

8.5.1 MAX7000系列器件的結構

8.5.2 宏單元(MACROCELL)

8.5.3 擴展乘積項

8.5.4 PIA和I/O控制塊

8.5.5 EPM7128S套用舉例

8.6 複雜的可程式邏輯器件(CPLD)

8.6.1 FLEX 10K器件的結構

8.6.2 嵌入陣列塊(EAB)

8.6.3 邏輯陣列塊(LAB)

8.6.4 邏輯單元(LE)

8.6.5 快速通道互連

8.6.6 輸入輸出單元(IOE)

8.7 現場可程式門陣列(FPGA)的特點

8.7.1 FPGA的基本結構

8.7.2 FPGA的特點

8.8 習題

第9章 數字系統設計

9.1 層次化結構設計

9.1.1 設計的層次

9.1.2 系統結構的分解

9.2 自頂向下設計方法

9.2.1 自頂向下設計方法的基本設計過程

9.2.2 數字系統的基本劃分

9.3 複數運算器的設計

9.3.1 設計要求

9.3.2 確定系統接口

9.3.3 系統劃分

9.3.4 系統描述

9.4 習題

第10章 數字邏輯電路實驗

10.1 數字邏輯電路實驗的基本知識

10.1.1 數字積體電路器件簡介

10.1.2 數字邏輯電路的測試

10.1.3 數字電路常見故障的查找與排除

10.1.4 實驗報告的撰寫

10.2 數字電路的基本實驗

10.2.1 實驗一 常用數字儀表的使用

10.2，2 實驗二 邏輯門的電壓傳輸特性及參數測量

10.2.3 實驗三 組合邏輯電路的套用(一)

10.2.4 實驗四 組合邏輯電路的套用(二)

10.2.5 實驗五 觸發器及移位暫存器的套用

10.2.6 實驗六 MSI計數器的套用

10.3 MAX+plusII軟體開發系統及其安裝

10.3.1 MAX+plusII的安裝

10.3.2 啟動MAX+plusII

10.4 MAX+plusII設計平台的使用方法

10.4.1 設計輸入

10.4.2 設計編譯

10.4.3 設計驗證

10.4.4 器件編程

10.5 可程式邏輯器件實驗

10.5.1 EPM7128S的管腳圖及主要電氣參數

10.5.2 用VHDL設計PLD的實驗

10.6 數字系統設計課題

10.6.1 課題一 交通燈控制器

10.6.2 課題二 三層電梯控制器

10.6.3 課題三 桌球遊戲機

10.6.4 課題四 數字頻率計

10.6.5 課題五 數字鎖

10.6.6 課題六 數字日曆

10.6.7 課題七 數字鐘

10.6.8 課題八 智慧型函式發生器

10.6.9 課題九 智慧型競賽搶答器

10.6.10 課題十 數據採集與監測

系統

參考文獻