高性能超標量CPU：微架構剖析與設計

內容簡介

《高性能超標量CPU：微架構剖析與設計》基於當前主流的高性能CPU設計規格，全面介紹了高性能超標量CPU微架構的設計，並做出對應的分析。主要內容包括業界主流高性能處理器架構及超標量流水線背景知識（第1章）；CPU前端，包括指令提取單元、分支預測單元、指令解碼單元的設計和最佳化，以及指令快取的相關設計（第2、3章）；分支預測單元的原理、設計和最佳化，暫存器重命名與發射佇列的原理和設計（第4、5章）；執行單元與浮點運算單元的設計實現（第6、7章）；訪存單元與數據快取設計（第8章）；重排序緩衝的原理及設計（第9章）；Intel P6 CPU微架構設計實例（第10章）。微架構設計對應於指令的生命周期，為讀者提供直觀和清晰的視角，便於讀者對高性能CPU設計深入理解。

《高性能超標量CPU：微架構剖析與設計》提供了高清學習視頻，讀者可以直接掃描二維碼觀看。

《高性能超標量CPU：微架構剖析與設計》可作為從事高性能CPU相關研發工作專業人員的參考書，或用作高等院校計算機及積體電路相關專業研究生和高年級本科生的教學參考用書，也可供對CPU設計感興趣的讀者閱讀。

圖書目錄

序

前言

第1章 CPU架構與流水線技術概述

1.1複雜指令集與精簡指令集概述

1.2ARM指令集概述

1.2.1條件執行與跳轉類指令定義

1.2.2數據處理與訪存類指令定義

1.3RISC-V指令集概述

1.3.1暫存器結構與特權模式定義

1.3.2RISC-V指令概述

1.4MIPS指令集概述

1.5超標量CPU設計概述

1.5.1流水線技術概述

1.5.2超長指令字設計

第2章 CPU前端與指令快取設計

2.1記憶體的層次結構與快取的基本架構

2.2指令快取分類與訪問讀取

2.2.1指令快取結構的分類

2.2.2指令快取的訪問讀取

2.3指令快取的替換策略選擇

2.3.1基於新近的策略設計

2.3.2基於頻率的策略設計

2.3.3近少常使用策略設計

2.4指令快取的性能衡量標準與硬體預取設計

2.5TLB與快取的組織方式

2.6微操作快取與循環緩衝器設計

2.7指令提取單元設計

2.8指令解碼單元設計

2.8.1RISC指令解碼設計

2.8.2x86指令格式概述

2.8.3x86指令解碼設計

第3章分支預測單元設計

3.1分支預測的原理

3.2分支跳轉方向預測

3.2.1基於飽和計數器的預測器設計

3.2.2TAGE預測器及其衍生設計

3.2.3感知機預測器設計

3.3分支跳轉目標預測

3.3.1分支目標緩衝與分支目標緩衝子系統設計

3.3.2返回地址棧設計

高性能超標量CPU：微架構剖析與設計

基本介紹

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