雷達信號處理晶片技術

《雷達信號處理晶片技術》是2017年國防工業出版社出版的圖書，作者是洪一、陳伯孝等。

基本介紹

• 中文名：雷達信號處理晶片技術
• 作者：洪一、陳伯孝等
• 出版社：國防工業出版社
• 出版時間：2017年12月 
• 頁數：503 頁
• 定價：136 元
• 開本：16 開
• 裝幀：平裝
• ISBN：9787118115284

內容簡介

　高效軟體實現信號處理算法是現代數字陣列雷達發展的基本趨勢，實現這個目標的技術基礎是擁有一個高效能、高性能的高速數位訊號處理器（DSP）。《雷達信號處理晶片技術/雷達與探測前沿技術叢書》系統介紹“魂芯一號”高性能通用浮點數位訊號處理器（BWDSP100）晶片結構及其特點、存儲器與暫存器、I/O資源及外設、指令系統、軟體編程、集成開發環境、硬體設計等內容，給出一些常用數位訊號處理和雷達信號處理函式館，並通過實際系統設計案例，介紹“魂芯一號”數位訊號處理器的設計過程和解決方法。內容新穎，系統性強，理論聯繫實際，突出工程實現和套用。

《雷達信號處理晶片技術/雷達與探測前沿技術叢書》的讀者對象是各領域從事信號處理的科研和工程技術人員；《雷達信號處理晶片技術/雷達與探測前沿技術叢書》也可以作為高等學校電子工程相關專業研究生和高年級本科生的參考用書。

圖書目錄

第1章 概述

1．1 雷達信號處理概述

1．1．1 雷達信號處理的發展

1．1．2 雷達信號處理的特點

1．2 數位訊號處理器

1．2．1 數位訊號處理器概述

1．2．2 數位訊號處理器的發展

1．2．3 “魂芯一號”高速數位訊號處理器概述

第2章 處理器體系架構

2．1 體系架構

2．2 eCl04核心結構

2．2．1 運算單元執行宏（Macro）

2．2．2 運算部件

2．2．3 程式控制器

2．3 匯流排

2．4 內部存儲器

2．5 外設

第3章 存儲器與暫存器

3．1 地址空間

3．2 存儲器

3．2．1 存儲器的組織結構

3．2．2 存儲器數據匯流排操作

3．2．3 存儲器與其他部件的數據交換

3．3 地址發生運算器部件

3．4 定址方式

3．5 地址衝突與地址非法

3．5．1 地址衝突

3．5．2 地址非法

3．6 匯流排仲裁

3．7 暫存器

3．7．1 全局控制暫存器GCSR

3．7．2 核心執行單元控制與標誌暫存器

3．7．3 DMA控制暫存器

3．7．4 中斷控制暫存器

3．7．5 定時器控制暫存器

3．7．6 通用I/O控制暫存器

3．7．7 並口配置暫存器

3．7．8 uART控制暫存器

3．7．9 DDR2控制器的配置暫存器

3．7．1 0數據存儲器讀寫衝突標誌暫存器

第4章 處理器指令體系

4．1 指令結構與特點

4．1．1 指令基本語法規制

4．1．2 指令語法約定

4．1．3 指令速查

4．2 ALU指令

4．3 MuL指令

4．4 SPU指令

4．5 SHF指令

4．6 數據傳輸指令

4．7 雙字指令

4．8 非運算類指令

4．9 編程資源約束

4．9．1 編程資源

4．9．2 並行指令的約束規則

4．9．3 數據相關

第5章 處理器I/O資源及外設

5．1 中斷及異常

5．1．1 中斷類型

5．1．2 中斷控制暫存器

5．1．3 中斷回響過程

5．1．4 異常現象

5．2 DMA控制器

5．2．1 DMA控制器基本結構

5．2．2 DMA匯流排仲裁

5．3 鏈路口

5．3．1 鏈路通信接口

5．3．2 鏈路口DMA控制暫存器

5．3．3 鏈路口配置例程

5．4 並口

5．4．1 並口接口信號

5．4．2 並口地址線位寬說明

5．4．3 並口控制暫存器

5．4．4 並口配置例程

5．5 UART控制器

5．5．1 UART接口信號

5．5．2 波特率

5．5．3 UART收發實現

5．5．4 UART狀態與異常處理

5．5．5 UART配置例程

5．6 GPIO口

5．6．1 CPIO功能說明

5．6．2 GPlO口配置例程

5．7 定時器

5．7．1 定時器控制暫存器

5．7．2 定時器復位與計數

5．7．3 定時器脈衝產生

5．7．4 定時器說明

5．7．5 定時器配置例程

5．8 DDR2接口

5．8．1 DDR2接口信號

5．8．2 DDR2控制器

5．8．3 PHY接口

5．8．4 DDR2配置舉例

第6章 處理器開發工具

6．1 “魂芯一號”套用開發流程

6．2 “魂芯一號”線上調試系統

6．2．1 “魂芯一號”的功能模式

6．2．2 “魂芯一號”的線上調試資源

6．3 “魂芯一號”的集成開發環境

6．3．1 工程管理和編輯器

6．3．2 調試器

6．3．3 統計分析功能

6．3．4 支持混合編程和調試

6．3．5 豐富的幫助文檔

6．4 編譯器

6．4．1 編譯器命令行參數

6．4．2 運行環境與模型

6．4．3 編碼器對IS0 C90標準的擴展

6．5 宏預處理器

6．5．1 宏預處理器的命令行形式

6．5．2 標識符

6．5．3 表達式

6．5．4 宏命令

6．6 規則檢查器

6．6．1 規則檢查器的命令行形式

6．6．2 錯誤和警告提示信息格式

6．6．3 錯誤信息列表

6．6．4 警告信息列表

6．7 彙編器

6．7．1 彙編器命令行形式

6．7．2 彙編檔案格式

6．7．3 標識符（symb01）

6．7．4 表達式

6．7．5 彙編偽指令

6．8 連結器

6．8．1 連結器命令行形式

6．8．2 連結器命令檔案的編寫

6．9 反彙編器

6．1 0庫生成器

第7章 基於處理器的硬體設計

7．1 硬體設計概述

7．2 DSP系統的基礎設計

7．2．1 電源電路設計

7．2．2 復位電路設計

7．2．3 時鐘設計

7．3 DSP外設引腳及布局布線指導

7．3．1 並口引腳

7．3．2 Link連線埠引腳

7．3．3 LVDS的PCB布線指導

7．3．4 DDR2連線埠的PCB設計

7．4 多處理器耦合

7．4．1 通過鏈路口進行多處理器耦合

7．4．2 通過並口進行多處理器耦合

7．4．3 通過飛越傳輸方式進行多處理器耦合

7．4．4 通過UART進行多處理器耦合

7．4．5 通過GPl0進行多處理器耦合

7．5 調試系統設計

7．6 引導系統設計

7．6．1 FLASH編程

7．6．2 主片引導

7．6．3 從片引導

7．7 硬體設計實例

7．7．1 整體架構圖

7．7．2 電源

7．7．3 程式載入

7．7．4 DSP設定

第8章 信號處理應用程式設計

8．1 FFT的DSP實現

8．1．1 FFT的基本原理

8．1．2 FFT設計方法

8．1．3 FFT的DSP實現

8．1．4 FFT套用舉例

8．2 FIR的DSP實現

8．2．1 FIR濾波器的基本結構

8．2．2 FIR濾波器設計方法

8．2．3 FlR濾波器的DSP實現

8．2．4 FIR濾波器套用舉例

8．3 脈衝壓縮DSP實現

8．3．1 脈衝壓縮的基本原理

8．3．2 脈衝壓縮設計方法

8．3．3 脈衝壓縮DSP實現

8．4 向量運算的庫函式

8．5 矩陣運算的庫函式

8．6 常用的窗函式

8．7 信號產生的庫函式

8．8 雷達信號處理的庫函式

8．8．1 抽取比可變的低通濾波器

8．8．2 脈衝相關處理

8．8．3 動目標顯示MTI

8．8．4 自適應動目標顯示AMTI

8．8．5 多通道恆虛警檢測（CFAR）

8．8．6 統計數組中正數的個數

8．8．7 DOA估計

第9章 系統設計實例

9．1 “魂芯一號”Demo板簡介

9．2 案例一：某陣列雷達實測數據處理

9．2．1 數據處理流程

9．2．2 “魂芯一號”Demo實驗平台上處理過程實現

9．3 案例二：雷達系統演示平台

9．3．1 系統整體架構

9．3．2 終端軟體演示平台

9．3．3 FPGA模擬產生目標回波信號

9．3．4 DSP雷達信號處理程式設計

9．3．5 系統聯調結果

附錄A “魂芯一號”指令集資源約束表

附錄B 32位浮點FFT彙編源程式

參考文獻

主要符號表

縮略語