《邏輯錯誤禁止的近似電路邏輯綜合多目標最佳化方法研究》是依託蘇州大學，由陶硯蘊擔任項目負責人的青年科學基金項目。
基本介紹
- 中文名：邏輯錯誤禁止的近似電路邏輯綜合多目標最佳化方法研究
- 項目類別：青年科學基金項目
- 項目負責人：陶硯蘊
- 依託單位：蘇州大學
項目摘要,結題摘要,
項目摘要
積體電路工藝向納米級發展，晶片尺寸壓縮、工作電壓下降，邏輯錯誤率不斷提高，邏輯錯誤禁止已成為電路設計的挑戰性問題。近似電路以小面積、低功耗代價獲得較高錯誤禁止性能，在晶片有限內部資源和低能耗需求下，對近似電路邏輯綜合最佳化研究具有重要實際意義。近似電路邏輯綜合最佳化是對錯誤覆蓋率、面積和功耗三個互衝突目標的同時最佳化。本課題研究一種近似電路綜合多目標最佳化方法。首先確立多級邏輯函式節點的0/1相位選擇機制和多路徑節點處理機制，保證全局函式單相近似，滿足錯誤禁止充要條件；建立面積、功耗與錯誤覆蓋率的近似電路綜合多目標最佳化模型，引入遺傳算法和小生境機制，設計均勻進化運算元，保持群體多樣性，提高非劣解沿Pareto占優面的均勻分布度；確立優先權偏好的近似電路非支配排序策略，提高全局收斂性和計算效率，獲得容錯性價比高的近似電路解集。通過對基準電路測試，驗證近似電路邏輯錯誤禁止有效性和多目標遺傳算法優越性。
結題摘要
積體電路工藝向深亞微米甚至納米級發展，工作電壓不斷降低、頻率持續增高、節點電容的減小使得電路對外界影響極度敏感。邏輯錯誤率在組合邏輯電路中不斷增高。邏輯錯誤問題已經成為組合電路設計中的挑戰性問題，迫切需要針對邏輯錯誤的防護技術。隨著積體電路的集成度不斷提高,尺寸逐步縮小，單位面積的邏輯模組數和功耗不斷增加, 而雙模比較和三模冗餘需要付出100%和200%的面積/功耗作為代價,這與積體電路的發展並不適應；近些年，有學者提出了近似電路用於邏輯錯誤、計時誤差的禁止與檢測，從而在保證錯誤覆蓋率的前提下,儘可能降低容錯系統的功耗與面積開銷。對於一個具有完整功能的電路，其近似電路個數隨輸入輸出組合數的指數級增加，在如此數量級的近似電路候選中找到一個面積、功耗與錯誤覆蓋率間交替損益最優的近似電路是NP難問題。 本課題主要研究內容為：（1）降低邏輯錯誤的電路系統禁止架構；（2）面向邏輯錯誤禁止的近似電路邏輯綜合進化最佳化方法；（3）面向電路實現面積最小化的有限狀態機的狀態分配最佳化；（4）面向動態與漏電功耗降低的有限狀態機的狀態分配最佳化；（5）基於近似邏輯的函式級電路邏輯綜合進化最佳化方法。 研究結果：（1）課題組提出一種軟錯誤禁止技術，具體涉及一種基於近似邏輯電路的軟錯誤禁止技術。以較低的面積/功耗代價換取與原電路功能接近的近似電路，並通過近似電路對原電路中的重要輸出位或易錯位進行禁止，忽略相對次要的輸出位，實現以低代價達到高錯誤覆蓋率的效果，滿足積體電路系統中有限資源限制下的高可靠性需求，得到了發明專利授權；（2）提出一種基於演化算法的近似電路邏輯綜合最佳化算法，基於演化的最佳化方法具有解決非線性問題的能力，在較大的搜尋空間內，找到近似最優的電路綜合方案，相關發明專利申請進入實際審查階段；（3）提出了基於多群體進化最佳化的有限狀態機狀態分配與邏輯面積最小化綜合方法，在20多個有限狀態機上進行測試，多層邏輯與雙層邏輯等多種模式下，在最好情況下，電路綜合面積比其他相關算法得到的面積小50%以上，最差情況達到5%；（4）提出了基於遺傳算法的低動態與漏電功耗電路綜合與狀態分配最佳化，在仿真測試中，動態功耗和漏電功耗降低都能達到10%以上；（5）實現了一種基於近似電路的函式級圖像濾波電路，可以對三種噪聲圖片進行濾波處理。
