《納米尺度CMOS參數偏差及其在VLSI設計中的正向套用》是張躍軍為項目負責人，寧波大學為依託單位的青年科學基金項目。
基本介紹
- 中文名：納米尺度CMOS參數偏差及其在VLSI設計中的正向套用
- 項目類別：青年科學基金項目
- 項目負責人：張躍軍
- 依託單位：寧波大學
項目摘要,結題摘要,
項目摘要
參數偏差是指積體電路中電晶體或互連線的物理尺寸和電氣參數偏離額定值，呈統計分布的現象。隨著製造工藝進入納米尺度，參數偏差對積體電路的可靠性、良率及使用壽命的影響越來越突出，已經成為當前積體電路的研究熱點。鑒此，本項研究旨在通過對納米尺度CMOS參數偏差多變數耦合機制、動態監測算法以及與輸出數據的激勵—回響關係等研究，提出自適應修正VLSI設計技術，發展參數偏差正向套用方法。主要研究內容包括：通過對參數偏差機理研究，揭示其內在聯繫，構建準確的數學模型；在兼顧晶片面積、速度和功耗等性能要求前提下，採用雙向體偏置和感測網路等技術，提高VLSI自適應修正的有效性與準確性；探索參數偏差的提取方法，利用靜態偏差的唯一性、隨機性和不可克隆性設計硬體識別電路，利用動態偏差的時間一致性實現晶片里程表等。研究成果將為納米尺度CMOS積體電路設計提供科學的理論依據和方法指導。
結題摘要
本項研究旨在通過對納米尺度CMOS參數偏差多變數耦合機制、動態監測算法及與輸出數據的激勵—回響關係等的研究，提出自適應修正VLSI設計技術，發展參數偏差的正向套用方法。主要研究內容包括：通過對參數偏差機理的研究，揭示其內在聯繫，構建準確的數學模型；在兼顧晶片面積、速度和功耗等要求前提下，採用雙向體偏置和感測網路等技術，提高VLSI自適應修正的有效性與準確性；探索參數偏差的提取方法，利用靜態偏差的唯一性、隨機性和不可克隆性設計硬體識別電路，利用動態偏差的時間一致性實現晶片里程表等。項目研究期間發表學術論文17篇，其中期刊論文12篇，國際學術會議論文3篇，國內學術會議論文2篇，SCI收錄1篇，EI收錄6篇；申請專利9項，其中已授權5項（含美國專利1項）；授權積體電路布圖登記3項。項目研究期間，2名中級職稱晉升為高級職稱；培養博士研究生1名，碩士研究生6名。相關技術在積體電路設計中得到套用，部分成果獲得寧波市科技進步獎二等獎1項、寧波市自然科學論文二等獎1項、“華為杯”第十二屆中國研究生電子設計競賽一、三等獎各1項等。研究成果將為納米尺度CMOS積體電路設計提供科學的理論依據和方法指導。
