《碳化矽基功率VDMOS器件可靠性機理及壽命模型研究》是依託東南大學，由劉斯揚擔任項目負責人的青年科學基金項目。
基本介紹
- 中文名：碳化矽基功率VDMOS器件可靠性機理及壽命模型研究
- 項目類別：青年科學基金項目
- 項目負責人：劉斯揚
- 依託單位：東南大學
中文摘要,結題摘要,
中文摘要
SiC基功率VDMOS器件具有導通電阻低、擊穿電壓高、開關速度快及熱傳導性好等優點，相比傳統的Si基VDMOS，可簡化功率電子系統拓撲結構，減小系統損耗和體積，因而對功率電子系統的發展至關重要。然而，由於SiC/SiO2界面勢壘低、界面缺陷密度大、SiC歐姆接觸穩定性差，以及外延材料和製備工藝仍不完善等問題，使得SiC基VDMOS在高溫、高壓、大電流及快速開關等極限條件下長期套用時，電學性能退化嚴重。目前，SiC基VDMOS在諸多電熱應力下的可靠性退化機理研究尚不完善，壽命模型缺失。本課題將深入研究不同高溫柵極動態交替偏置應力、寄生體二極體不同續流電流應力及不同阻性和感性負載瞬時開關應力等對SiC基VDMOS可靠性退化的影響並揭示內在機理，進而建立一套不同應力下的器件退化壽命模型，預測其工作壽命。本課題將為研製新型長壽命、高可靠的SiC基VDMOS及相關功率電子系統打下理論基礎。
結題摘要
功率SiC-VDMOS器件具有導通電阻低、擊穿電壓高、開關速度快及熱傳導性好等優點，可簡化功率電子系統的拓撲結構，減小系統損耗和體積，促進系統小型化。然而，由於SiC/SiO2界面勢壘低、界面缺陷密度大及SiC歐姆接觸穩定性差等問題，加之目前SiC基器件製備工藝尚不完善且外延材料仍有缺陷，使得SiC-VDMOS在高環境溫度、高工作電壓、大驅動電流及快速開關等極限條件下長期套用時，電學性能退化嚴重。因此，本項目對SiC-VDMOS器件可靠性退化機理本質及壽命模型展開深入研究，成果簡述如下：（1）基於SiC-VDMOS溝道區以及JFET區柵氧界面在不同柵壓偏置下的積累、耗盡與反型狀態與器件分段Cg-Vg曲線的一一對應關係，建立了適用於SiC-VDMOS的分段C-V界面損傷探測新方法；（2）明確了SiC-VDMOS在動態柵應力下Vth的退化是高電平應力階段的電荷注入以及零電平階段的電荷退陷共同作用的結果；（3）實驗論證了SiC-VDMOS主要電學特性不隨體二極體浪涌電流脈衝次數的增加而變化；（4）揭示了SiC-VDMOS在感性負載重複UIS應力下的主要退化機理為雪崩過程中JFET區柵氧界面中正電荷的注入；（5）揭示了SiC-VDMOS在阻性負載重複開關應力下的損傷機理為器件溝道區氧化層中的負電荷注入；（6）基於SiC-VDMOS在動態柵應力下的退化機理，建立了包含恢復分量在內的Vth退化表征模型；（7）基於SiC-VDMOS在重複UIS應力下的退化機理，建立了柵漏電容Cgd在重複UIS應力下的退化表征模型。項目執行過程中，總計發表SCI論文18篇（第1作者8篇），國際會議論文2篇（均為第一作者）；申請PCT專利2項（1項第一發明人），中國發明專利9項（均為第一發明人）；此外，基於本項目成果，負責人入選2017年“裝備預研教育部聯合基金青年人才”和2018年 “江蘇省333高層次人才培養工程—科學技術帶頭人”，培養博士研究生2名，碩士研究生4名。
