《眾核處理器結構上的並行程式執行模型》是依託中國科學技術大學，由安虹擔任項目負責人的面上項目。
基本介紹
- 中文名：眾核處理器結構上的並行程式執行模型
- 項目類別：面上項目
- 項目負責人：安虹
- 依託單位：中國科學技術大學
中文摘要,結題摘要,
中文摘要
眾核處理器結構能夠很好地應對納米工藝代晶片設計的線延遲、功耗和設計複雜性問題，是一種能達到萬億次級性能擴展潛力的片上多處理器結構設計方案。本項目從並行程式執行模型的角度來研究廣泛適用的眾核處理器結構，這樣的結構不僅要支持性能的可擴展性，更要很好地支持可程式性。主要研究內容包括：並行程式執行模型的套用適用性、並行程式執行模型的硬體支持、並行程式執行模型的描述。本項目的預期目標是提出與不同類型的套用相匹配的並行程式執行模型，用於指導眾核平台上的並行算法、並行編程模型和並行系統軟體的設計，幫助結構設計人員設計高效能的眾核處理器結構，以儘可能小的並行程式設計難度、系統軟體複雜性和硬體實現代價儘可能多地從應用程式中開發出眾核結構上可利用的並行性；對於探索2010- - 2020前後高效能通用微處理晶片體系結構的發展道路具有重要的研究意義。
結題摘要
眾核處理器結構能夠很好地應對納米工藝代晶片設計的功耗、線延遲和設計複雜性問題，是一種能達到萬億次級性能擴展潛力的片上多處理器結構設計方案。本課題從並行程式執行模型的角度來研究眾核處理器結構，這樣的結構不僅要支持性能的可擴展性，更要很好地支持對各類套用的可程式性。本課題的主要研究內容和研究成果包括：（1）構建了眾核處理器實驗研究環境。包括：眾核處理器結構的軟體模擬器和基於FPGA的硬體模擬器；代表眾核結構上指令級並行、數據級並行和執行緒級並行套用特徵的基準測試程式集IBench、DBench和TBench；以及程式並行性特徵剖析器。（2）提出了與不同類型的套用相匹配的並行程式執行模型，包括：一種控制流和數據流混合驅動的指令級並行程式執行模型；一種能充分利用數據訪問局部性的數據級並行程式執行模型；一種基於事務存儲的執行緒級推測並行程式執行模型。（3）共發表EI檢索的國際會議論文24篇，其中8篇論文發表在中國計算機學會推薦的計算機體系結構與高性能計算國際頂級或重要的國際學術會議ICS, PPoPP, HPCC, ISPA, ICPDS,PDCAT上。申請技術發明專利4項，軟體登記1項。這些研究成果可用於指導眾核平台上的並行算法、並行編程模型和並行系統軟體的設計，幫助結構設計人員設計高效能的眾核處理器結構，對於探索2010~2020前後高效能通用微處理晶片體系結構的發展道路具有重要的學術探討意義。
