測試故障覆蓋率(test fault coverage rate)是指在確定的故障模型下，數字電路在測試過程中能被測試向量檢測到的故障數與電路中可能存在的故障數的比值。可以用故障覆蓋率的大小來衡量被測晶片測試質量和測試程式的質量。故障覆蓋率越高，測試結果的失誤越小。
基本介紹
- 中文名：測試故障覆蓋率
- 外文名：test fault coverage rate
- 學科：航空工程
- 領域：航空航天
- 背景：在確定的故障模型下
- 特點：故障覆蓋率越高測試結果失誤越小
簡介,故障覆蓋率分析,故障覆蓋率的內建自測試方案,內建自測試方法優點,內建自測試方案的品質,內建自測試方案的基本結構,
簡介
測試故障覆蓋率(test fault coverage rate)是指在確定的故障模型下，數字電路在測試過程中能被測試向量檢測到的故障數與電路中可能存在的故障數的比值。可以用故障覆蓋率的大小來衡量被測晶片測試質量和測試程式的質量。故障覆蓋率越高，測試結果的失誤越小。在數字電路中，最簡單的門級故障模型是固定1 (stuck at 1)和固定0 (stuck at 0)的單故障模型。通過運行測試向量集將故障檢測出。由於受到測試成本及電路本身結構因素的影響，電路中的故障往往不能被完全檢測到，需進行可測性設計，以提高電路可控性和可觀測性。一般高品質電路的測試故障覆蓋率應在95%以上。
故障覆蓋率分析
積體電路測試的目的是為了排除存在製造缺陷的晶片。晶片的製造缺陷可能影響晶片的性能或者導致晶片無法正常工作。由於缺陷的表現形式多種多樣，一方面很難描述出晶片的全部缺陷，另一方面也很難直接檢測晶片缺陷。一種更有效的方法是將缺陷對電路功能產生的影響進行抽象和建模，稱抽象出來的模型為故障模型。
最常用的一種類型的缺陷可以抽象為信號狀態被鎖定在邏輯‘0’或者邏輯‘1’上，稱為固定型故障(stuck-at fault)。固定型故障模型是數字積體電路測試中最廣泛採用的故障模型之一。根據ITRS報告⋯，固定型故障可以覆蓋數字CMOS電路70%的故障。對於採用深亞微米製造工藝的晶片，其高質量的測試還必須結合多種故障模型，如通路時延故障(Path Delay Fault)、跳變故障(Transition Fault)和橋接故障(Bridging Fault)等。
測試是晶片開發過程中一個至關重要的環節，而改善故障覆蓋率，提高測試質量，進而確保產品品質和競爭力，有著顯著的經濟學意義。對於VLSI晶片，測試品質與特定的缺陷級別(Defect Level)相關，它是指在通過測試的晶片中，故障晶片(發生測試逃逸)所占的比例，用每百萬個晶片中的故障晶片數來表示(ppm)，其計算如下：
DL=1-Y(1-T)，
其中，Y為良率，T為故障覆蓋率。對於VLSI晶片，缺陷級別為500ppm認為是可以接受的，100ppm或者更低表示高品質。
一個製造過程的過程良率(Process Yield)定義為可接受的部分與所有加工的部分之比，把過程良率簡稱為良率。缺陷級別與故障覆蓋率指數相關，可見提高故障覆蓋率對減低缺陷級別、保證產品質量至關重要。
故障覆蓋率的內建自測試方案
隨著EDA工具的快速發展和積體電路工藝的不斷進步, 積體電路的規模越來越大, 工作頻率越來越高,而測試這樣的積體電路卻日益困難, 因為它需要更加有效的測試產生工具和更為精密的測試儀器。通常, 這樣的測試儀器的開發周期長且複雜, 費用也極為昂貴。內建自測試(build -in self -test ,BIST)方法通過在晶片內部集成少量的邏輯電路實現對積體電路的測試, 被認為是解決這個問題的有效方法之一。隨著晶片的集成度的提高, 積體電路工程師已不太在乎BIST 邏輯所占用的一點矽面積, 因此被廣泛使用在現代積體電路中。
內建自測試方法優點
（1）減少了對昂貴的測試儀的依賴性;
（2）以工作速度測試積體電路, 因此減少了測試時間, 並可以檢測實際工作條件下的故障;
（3）可以實現線上(或在系統)經常性測試, 這一點對可靠性要求較高的系統很有意義。
內建自測試方案的品質
一個好的BIST方案, 至少應該具備以下三個品質:
（1）較少的硬體開銷；
（2）較高的故障覆蓋率；
（3）較短的測試時間。
內建自測試方案的基本結構
BIST 的硬體結構主要包括測試控制器、測試矢量生成器、輸出回響壓縮器和比較器。
測試控制器控制電路處於測試狀態還是正常工作狀態;測試矢量生成器生成偽隨機測試矢量;輸出回響經壓縮器壓縮後, 與存放在片上ROM中的正確結果進行比較, 最後輸出被測電路的狀態。
測試矢量生成器一般分為偽隨機測試向量產生器和確定性測試向量產生器。確定性測試向量產生器由於存儲開銷太大,一般不採用。偽隨機測試向量產生器多採用線性反饋移位暫存器(linear feedback shift register , LFSR)。LFSR 硬體開銷小, 結構簡單, 易於實現, 但是它生成的測試序列一般較長,並且這些故障難以檢測到。同使用ATPG (Automatic Test Pattern Generation) 的方案比較, BIST 解決方案的優點是顯而易見的, 但是它有一個致命的問題亟待解決：BIST 方案得到的故障覆蓋率明顯低於ATPG 方案的故障覆蓋率。這個問題源於以下兩個方面：一是線性反饋移位暫存器LFSR (linear feedback shift register) 產生的偽隨機矢量的空間相關性；二是電路結構上對偽隨機矢量的抵抗性。
