模擬電路版圖的藝術（第二版）（英文版）

《模擬電路版圖的藝術（第二版）（英文版）》是電子工業出版社2019年出生的圖書，作者是Alan Hastings。

基本介紹

• 中文名：模擬電路版圖的藝術（第二版）（英文版）
• 作者：Alan Hastings （艾倫?黑斯廷斯）
• 出版社：電子工業出版社 
• 出版時間：2019年7月
• 頁數：660 頁
• 開本：16 開
• ISBN：9787121367526

內容簡介

本書以實用和權威性的觀點全面論述了模擬積體電路版圖設計中所涉及的各種問題及目前的研究成果。書中介紹了半導體器件物理與工藝、失效機理等內容；基於模擬積體電路設計所採用的3種基本工藝：標準雙極工藝、CMOS矽柵工藝和BiCMOS工藝，重點探討了無源器件的設計與匹配性問題，二極體設計，雙極型電晶體和場效應電晶體的設計與套用，以及某些專門領域的內容，包括器件合併、保護環、焊盤製作、單層連線、ESD結構等；最後介紹了有關晶片版圖的布局布線知識。

圖書目錄

Contents

目 錄

Chapter 1 Device Physics 器件物理 1

1.1 Semiconductors 半導體 1

1.1.1 Generation and Recombination 產生與複合 4

1.1.2 Extrinsic Semiconductors 非本徵（雜質）半導體 6

1.1.3 Diffusion and Drift 擴散和漂移 9

1.2 PN Junctions PN結 11

1.2.1 Depletion Regions 耗盡區 11

1.2.2 PN Diodes PN結二極體 13

1.2.3 Schottky Diodes 肖特基二極體 16

1.2.4 Zener Diodes 齊納二極體 18

1.2.5 Ohmic Contacts 歐姆接觸 19

1.3 Bipolar Junction Transistors 雙極型電晶體 21

1.3.1 Beta β值 23

1.3.2 I-V Characteristics I-V特性 24

1.4 MOS Transistors MOS電晶體 25

1.4.1 Threshold Voltage 閾值電壓 27

1.4.2 I-V Characteristics I-V特性 29

1.5 JFET Transistors JFET電晶體 32

1.6 Summary 小結 34

1.7 Exercises 習題 35

Chapter 2 Semiconductor Fabrication 半導體製造 37

2.1 Silicon Manufacture 矽製造 37

2.1.1 Crystal Growth 晶體生長 38

2.1.2 Wafer Manufacturing 晶圓製造 39

2.1.3 The Crystal Structure of Silicon 矽的晶體結構 39

2.2 Photolithography 光刻技術 41

2.2.1 Photoresists 光刻膠 41

2.2.2 Photomasks and Reticles 光掩模和掩模版 42

2.2.3 Patterning 光刻 43

2.3 Oxide Growth and Removal 氧化物生長和去除 43

2.3.1 Oxide Growth and Deposition 氧化物生長和澱積 44

2.3.2 Oxide Removal 氧化物去除 45

2.3.3 Other Effects of Oxide Growth and Removal 氧化物生長和去除的其他效應 47

2.3.4 Local Oxidation of Silicon (LOCOS) 矽的局部氧化 49

2.4 Diffusion and Ion Implantation 擴散和離子注入 50

2.4.1 Diffusion 擴散 51

2.4.2 Other Effects of Diffusion 擴散的其他效應53

2.4.3 Ion Implantation 離子注入 55

2.5 Silicon Deposition and Etching 矽澱積和刻蝕 57

2.5.1 Epitaxy 外延 57

2.5.2 Polysilicon Deposition 多晶矽澱積 59

2.5.3 Dielectric Isolation 介質隔離 60

2.6 Metallization 金屬化 62

2.6.1 Deposition and Removal of Aluminum 鋁澱積及去除 63

2.6.2 Refractory Barrier Metal 難熔阻擋金屬 65

2.6.3 Silicidation 矽化 67

2.6.4 Interlevel Oxide, Interlevel Nitride, and Protective Overcoat

夾層氧化物，夾層氮化物和保護層 69

2.6.5 Copper Metallization 銅金屬化 71

2.7 Assembly 組裝 73

2.7.1 Mount and Bond 安裝與鍵合 74

2.7.2 Packaging 封裝 77

2.8 Summary 小結 78

2.9 Exercises 習題 78

Chapter 3 Representative Processes 典型工藝 80

3.1 Standard Bipolar 標準雙極工藝 81

3.1.1 Essential Features 本徵特性 81

3.1.2 Fabrication Sequence 製造順序 82

3.1.3 Available Devices 可用器件 86

3.1.4 Process Extensions 工藝擴展 93

3.2 Polysilicon-Gate CMOS 多晶矽柵CMOS工藝 96

3.2.1 Essential Features 本質特徵 97

3.2.2 Fabrication Sequence 製造順序 98

3.2.3 Available Devices 可用器件 104

3.2.4 Process Extensions 工藝擴展 109

3.3 Analog BiCMOS 模擬BiCMOS 114

3.3.1 Essential Features 本質特徵 115

3.3.2 Fabrication Sequence 製造順序 116

3.3.3 Available Devices 可用器件 121

3.3.4 Process Extensions 工藝擴展 125

3.4 Summary 小結 130

3.5 Exercises 習題 131

Chapter 4 Failure Mechanisms 失效機制 133

4.1 Electrical Overstress 電過應力 133

4.1.1 Electrostatic Discharge (ESD) 靜電漏放 134

4.1.2 Electromigration 電遷徙 136

4.1.3 Dielectric Breakdown 介質擊穿 138

4.1.4 The Antenna Effect 天線效應 141

4.2 Contamination 玷污 143

4.2.1 Dry Corrosion 乾法腐蝕 144

4.2.2 Mobile Ion Contamination 可動離子玷污 145

4.3 Surface Effects 表面效應 148

4.3.1 Hot Carrier Injection 熱載流子注入 148

4.3.2 Zener Walkout 齊納蠕變 151

4.3.3 Avalanche-Induced Beta Degradation 雪崩誘發β衰減 153

4.3.4 Negative Bias Temperature Instability 負偏置溫度不穩定性 154

4.3.5 Parasitic Channels and Charge Spreading 寄生溝道和電荷分散 156

4.4 Parasitics 寄生效應 164

4.4.1 Substrate Debiasing 襯底去偏置 165

4.4.2 Minority-Carrier Injection 少子注入 169

4.4.3 Substrate Influence 襯底效應 180

4.5 Summary 小結 183

4.6 Exercises 習題 183

Chapter 5 Resistors 電阻 185

5.1 Resistivity and Sheet Resistance 電阻率和方塊電阻（薄層電阻） 185

5.2 Resistor Layout 電阻版圖 187

5.3 Resistor Variability 電阻變化 191

5.3.1 Process Variation 工藝變化 191

5.3.2 Temperature Variation 溫度變化 192

5.3.3 Nonlinearity 非線性 193

5.3.4 Contact Resistance 接觸電阻 196

5.4 Resistor Parasitics 電阻的寄生效應 197

5.5 Comparison of Available Resistors 不同電阻類型的比較 200

5.5.1 Base Resistors 基區電阻 200

5.5.2 Emitter Resistors 發射區電阻 201

5.5.3 Base Pinch Resistors 基區埋層電阻 202

5.5.4 High-Sheet Resistors 高值薄層電阻 202

5.5.5 Epi Pinch Resistors 外延埋層電阻 205

5.5.6 Metal Resistors 金屬電阻 206

5.5.7 Poly Resistors 多晶矽電阻 208

5.5.8 NSD and PSD Resistors NSD和PSD電阻 211

5.5.9 N-Well Resistors N阱電阻 211

5.5.10 Thin-Film Resistors 薄膜電阻 212

5.6 Adjusting Resistor Values 調整電阻阻值 213

5.6.1 Tweaking Resistors 調節電阻 213

5.6.2 Trimming Resistors 微調電阻 216

5.7 Summary 小結 223

5.8 Exercises 習題 224

Chapter 6 Capacitors and Inductors 電容和電感 226

6.1 Capacitance 電容 226

6.1.1 Capacitor Variability 電容的變化 232

6.1.2 Capacitor Parasitics 電容的寄生效應 235

6.1.3 Comparison of Available Capacitors 電容比較 237

6.2 Inductance 電感 246

6.2.1 Inductor Parasitics 電感寄生效應 248

6.2.2 Inductor Construction 電感的製作 250

6.3 Summary 小結 252

6.4 Exercises 習題 253

Chapter 7 Matching of Resistors and Capacitors 電阻和電容的匹配254

7.1 Measuring Mismatch 失配的測量 254

7.2 Causes of Mismatch 失配的原因 257

7.2.1 Random Variation 隨機變化 257

7.2.2 Process Biases 工藝偏差 260

7.2.3 Interconnection Parasitics 互連寄生 261

7.2.4 Pattern Shift 版圖移位 263

7.2.5 Etch Rate Variations 刻蝕速率的變化 265

7.2.6 Photolithographic Effects 光刻效應 267

7.2.7 Diffusion Interactions 擴散相互作用 268

7.2.8 Hydrogenation 氫化 270

7.2.9 Mechanical Stress and Package Shift 機械應力和封裝漂移 271

7.2.10 Stress Gradients 應力梯度 274

7.2.11 Temperature Gradients and Thermoelectrics 溫度梯度和熱電效應 283

7.2.12 Electrostatic Interactions 靜電影響 288

7.3 Rules for Device Matching 器件匹配規則 295

7.3.1 Rules for Resistor Matching 電阻匹配規則 296

7.3.2 Rules for Capacitor Matching 電容匹配規則 300

7.4 Summary 小結 303

7.5 Exercises 習題 304

Chapter 8 Bipolar Transistors 雙極型電晶體306

8.1 Topics in Bipolar Transistor Operation 雙極型電晶體的工作原理 306

8.1.1 Beta Rolloff β值下降 308

8.1.2 Avalanche Breakdown 雪崩擊穿 308

8.1.3 Thermal Runaway and Secondary Breakdown 熱擊穿和二次擊穿 310

8.1.4 Saturation in NPN Transistors NPN電晶體的飽和狀態 312

8.1.5 Saturation in Lateral PNP Transistors 寄生PNP管的飽和狀態 315

8.1.6 Parasitics of Bipolar Transistors 雙極型電晶體的寄生效應 318

8.2 Standard Bipolar Small-Signal Transistors 標準雙極型小信號電晶體 320

8.2.1 The Standard Bipolar NPN Transistor 標準雙極型NPN電晶體 320

8.2.2 The Standard Bipolar Substrate PNP Transistor 標準雙極工藝襯底PNP電晶體 326

8.2.3 The Standard Bipolar Lateral PNP Transistor 標準雙極型橫向PNP電晶體 330

8.2.4 High-Voltage Bipolar Transistors 高電壓雙極型電晶體 337

8.2.5 Super-Beta NPN Transistors 超β NPN電晶體 340

8.3 CMOS and BiCMOS Small-Signal Bipolar Transistors

CMOS和BiCMOS工藝小信號雙極型電晶體 341

8.3.1 CMOS PNP Transistors CMOS工藝PNP電晶體 341

8.3.2 Shallow-Well Transistors 淺阱電晶體 345

8.3.3 Analog BiCMOS Bipolar Transistors 模擬BiCMOS雙極型電晶體 347

8.3.4 Fast Bipolar Transistors 高速雙極型電晶體 349

8.3.5 Polysilicon-Emitter Transistors 多晶矽發射極電晶體 351

8.3.6 Oxide-Isolated Transistors 氧化隔離電晶體 354

8.3.7 Silicon-Germanium Transistors 鍺矽電晶體 356

8.4 Summary 小結 358

8.5 Exercises 習題 358

Chapter 9 Applications of Bipolar Transistors 雙極型電晶體的套用 360

9.1 Power Bipolar Transistors 功率雙極型電晶體 361

9.1.1 Failure Mechanisms of NPN Power Transistors NPN功率電晶體的失效機制 362

9.1.2 Layout of Power NPN Transistors 功率NPN電晶體的版圖 368

9.1.3 Power PNP Transistors PNP功率電晶體 376

9.1.4 Saturation Detection and Limiting 飽和檢測與限制 378

9.2 Matching Bipolar Transistors 雙極型電晶體匹配 381

9.2.1 Random Variations 隨機變化 382

9.2.2 Emitter Degeneration 發射區簡併 384

9.2.3 NBL Shadow NBL陰影 386

9.2.4 Thermal Gradients 熱梯度 387

9.2.5 Stress Gradients 應力梯度 391

9.2.6 Filler-Induced Stress 填充物誘生應力 393

9.2.7 Other Causes of Systematic Mismatch 系統失配的其他因素 395

9.3 Rules for Bipolar Transistor Matching 雙極型電晶體匹配設計規則 396

9.3.1 Rules for Matching Vertical Transistors 縱向電晶體匹配規則 397

9.3.2 Rules for Matching Lateral Transistors 橫向電晶體匹配規則 400

9.4 Summary 小結 402

9.5 Exercises 習題 403

Chapter 10 Diodes 二極體 406

10.1 Diodes in Standard Bipolar 標準雙極工藝二極體 406

10.1.1 Diode-Connected Transistors 二極體連線形式的電晶體 406

10.1.2 Zener Diodes 齊納二極體 409

10.1.3 Schottky Diodes 肖特基二極體 415

10.1.4 Power Diodes 功率二極體 420

10.2 Diodes in CMOS and BiCMOS Processes CMOS和BiCMOS工藝二極體 422

10.2.1 CMOS Junction Diodes CMOS結型二極體 422

10.2.2 CMOS and BiCMOS Schottky Diodes CMOS和BiCMOS肖特基二極體 423

10.3 Matching Diodes 匹配二極體 425

10.3.1 Matching PN Junction Diodes 匹配PN結二極體 425

10.3.2 Matching Zener Diodes 匹配齊納二極體 426

10.3.3 Matching Schottky Diodes 匹配肖特基二極體 428

10.4 Summary 小結 428

10.5 Exercises 習題 429

Chapter 11 Field-Effect Transistors 場效應電晶體 430

11.1 Topics in MOS Transistor Operation MOS電晶體的工作原理 431

11.1.1 Modeling the MOS Transistor MOS電晶體建模 431

11.1.2 Parasitics of MOS Transistors 電晶體的寄生參數 438

11.2 Constructing CMOS Transistors 構造CMOS電晶體 446

11.2.1 Coding the MOS Transistor 繪製MOS電晶體版圖 447

11.2.2 N-Well and P-Well Processes N阱和P阱工藝 449

11.2.3 Channel Stop Implants 溝道終止注入 452

11.2.4 Threshold Adjust Implants 閾值調整注入 453

11.2.5 Scaling the Transistor 按比例縮小電晶體 456

11.2.6 Variant Structures 不同的結構 459

11.2.7 Backgate Contacts 背柵接觸 464

11.3 Floating-Gate Transistors 浮柵電晶體 467

11.3.1 Principles of Floating-Gate Transistor Operation 浮柵電晶體的工作原理 469

11.3.2 Single-Poly EEPROM Memory 單層多晶矽EEPROM存儲器 472

11.4 The JFET Transistor JFET電晶體 474

11.4.1 Modeling the JFET JFET建模 474

11.4.2 JFET Layout JFET的版圖 476

11.5 Summary 小結 479

11.6 Exercises 習題 479

Chapter 12 Applications of MOS Transistors MOS電晶體的套用482

12.1 Extended-Voltage Transistors 擴展電壓電晶體 482

12.1.1 LDD and DDD Transistors LDD和DDD電晶體 483

12.1.2 Extended-Drain Transistors 擴展漏區電晶體 486

12.1.3 Multiple Gate Oxides 多層柵氧化 489

12.2 Power MOS Transistors 功率MOS電晶體 491

12.2.1 MOS Safe Operating Area MOS安全工作區 492

12.2.2 Conventional MOS Power Transistors 常規MOS功率電晶體 498

12.2.3 DMOS Transistors DMOS電晶體 505

12.3 MOS Transistor Matching MOS電晶體的匹配 511

12.3.1 Geometric Effects 幾何效應 513

12.3.2 Diffusion and Etch Effects 擴散和刻蝕效應 516

12.3.3 Hydrogenation 氫化作用 520

12.3.4 Thermal and Stress Effects 熱效應和應力效應 521

12.3.5 Common-Centroid Layout of MOS Transistors MOS電晶體的共質心布局 523

12.4 Rules for MOS Transistor Matching MOS電晶體的匹配規則 528

12.5 Summary 小結 531

12.6 Exercises 習題 531

Chapter 13 Special Topics 一些專題 534

13.1 Merged Devices 合併器件 534

13.1.1 Flawed Device Mergers 有缺陷的器件合併 535

13.1.2 Successful Device Mergers 成功的器件合併 539

13.1.3 Low-Risk Merged Devices 低風險合併 541

13.1.4 Medium-Risk Merged Devices 中度風險合併器件 542

13.1.5 Devising New Merged Devices 設計新型合併器件 544

13.1.6 The Role of Merged Devices in Analog BiCMOS 模擬BiCMOS中合併器件的作用 544

13.2 Guard Rings 保護環 545

13.2.1 Standard Bipolar Electron Guard Rings 標準雙極電子保護環 546

13.2.2 Standard Bipolar Hole Guard Rings 標準雙極空穴保護環 547

13.2.3 Guard Rings in CMOS and BiCMOS Designs CMOS和BiCMOS設計中的保護環 548

13.3 Single-level Interconnection 單層互連 551

13.3.1 Mock Layouts and Stick Diagrams 預布版和棒圖 551

13.3.2 Techniques for Crossing Leads 交叉布線技術 553

13.3.3 Types of Tunnels 隧道的類型 555

13.4 Constructing the Padring 構建焊盤環 557

13.4.1 Scribe Streets and Alignment Markers 劃片線與對準標記 557

13.4.2 Bondpads,Trimpads, and Testpads 焊盤、微調焊盤和測試焊盤 558

13.5 ESD Structures ESD結構 562

13.5.1 Zener Clamp 齊納鉗位 563

13.5.2 Two-Stage Zener Clamps 兩級齊納鉗位 565

13.5.3 Buffered Zener Clamp 緩衝齊納鉗位 566

13.5.4 VCES Clamp VCES鉗位 568

13.5.5 VECS Clamp VECS鉗位 569

13.5.6 Antiparallel Diode Clamps 反向並聯二極體鉗位 570

13.5.7 Grounded-Gate NMOS Clamps 柵接地NMOS鉗位 570

13.5.8 CDM Clamps CDM鉗位 572

13.5.9 Lateral SCR Clamps 橫向SCR鉗位 573

13.5.10 Selecting ESD Structures 選擇ESD結構 575

13.6 Exercises 習題 578

Chapter 14 Assembling the Die 組裝管芯 581

14.1 Die Planning 規劃管芯 581

14.1.1 Cell Area Estimation 單元面積估算 582

14.1.2 Die Area Estimation 管芯面積估算 584

14.1.3 Gross Profit Margin 總利潤率 587

14.2 Floorplanning 布局 588

14.3 Top-Level Interconnection 頂層互連 594

14.3.1 Principles of Channel Routing 通道布線原理 594

14.3.2 Special Routing Techniques 特殊布線技術 596

14.3.3 Electromigration 電遷徙 600

14.3.4 Minimizing Stress Effects 減小應力效應 603

14.4 Conclusion 小結 604

14.5 Exercises 習題 605

Appendix A Table of Acronyms Used in the Text 縮寫辭彙表607

Appendix B The Miller Indices of a Cubic Crystal 立方晶體的米勒指數 611

Appendix C Sample Layout Rules 版圖規則實例614

Appendix D Mathematical Derivations 數學公式推導 622

Appendix E Sources for Layout Editor Software 版圖編輯軟體的出處 627

Index 索引 628