標準延遲格式

標準延遲格式（英語：Standard Delay Format, SDF）是電氣電子工程師學會關於積體電路設計中時序描述的標準表達格式。

基本介紹

• 中文名：標準延遲格式
• 外文名：Standard Delay Format

簡介

在整個設計流程中，標準延遲格式有著重要的套用，例如靜態時序分析。

電氣電子工程師學會

電氣電子工程師學會（英語：Institute ofElectrical andElectronicsEngineers，簡稱為IEEE，英文讀作“i triple e”[ai trɪpl i:]）是一個建立於1963年1月1日的國際性電子技術與電子工程師協會，亦是世界上最大的專業技術組織之一，擁有來自175個國家的36萬會員。

除設立於美國紐約市的總部以外，亦在全球150多個國家擁有分會，並且還有35個專業學會及2個聯合會。其每年均會發表多種雜誌、學報、書籍，亦舉辦至少300次的專業會議。

目前IEEE在工業界所定義的標準有著極大的影響。

積體電路設計

積體電路設計（英語：Integrated circuit design, IC design），根據當前積體電路的集成規模，亦可稱之為超大規模積體電路設計（VLSI design），是指以積體電路、超大規模積體電路為目標的設計流程。

積體電路設計通常是以“模組”作為設計的單位的。例如，對於多位全加器來說，其次級模組是一位的加法器，而加法器又是由下一級的與門、非門模組構成，與、非門最終可以分解為更低抽象級的CMOS器件。

從抽象級別來說，數字積體電路設計可以是自頂向下的，即先定義了系統最高邏輯層次的功能模組，根據頂層模組的需求來定義子模組，然後逐層繼續分解；設計也可以是自底向上的，即先分別設計最具體的各個模組，然後如同搭積木一般用這些最底層模組來實現上層模組，最終達到最高層次。在許多設計中，自頂向下、自底向上的設計方法學是混合使用的，系統級設計人員對整體體系結構進行規劃，並進行子模組的劃分，而底層的電路設計人員逐層向上設計、最佳化單獨的模組。最後，兩個方向的設計人員在中間某一抽象層次會合，完成整個設計。

靜態時序分析

靜態時序分析（英語：Static Timing Analysis, STA），或稱靜態時序驗證，是電子工程中，對數字電路的時序進行計算、預計的工作流程，該流程不需要通過輸入激勵的方式進行仿真。

傳統上，人們常常將工作時鐘頻率作為高性能的積體電路的特性之一。為了測試電路在指定速率下運行的能力，人們需要在設計過程中測量電路在不同工作階段的延遲。此外，在不同的設計階段（例如邏輯綜合、布局、布線以及一些後續階段）需要對時間最佳化程式內部進行延遲計算（Delay calculation）。儘管可以通過嚴格的SPICE電路仿真來進行此類時間測量，但是這種方法在實用中耗費大量時間。靜態時序分析在電路時序快速、準確的測量中扮演了重要角色。靜態時序分析能夠更快速地完成任務，是因為它使用了簡化的模型，而且它有限地考慮了信號之間的邏輯互動。靜態時序分析在最近幾十年中，成為了相關設計領域中的主要技術方法。

靜態時序分析的最早描述之一是基於1966年的計畫評核術。它的一些更現代的版本和算法則出現於1980年代前期。