在積體電路製造中，晶圓良率就是完成所有工藝步驟後測試合格的晶片的數量與整片晶圓上的有效晶片的比值。
基本介紹
- 中文名：晶圓良率
- 外文名：Wafer Yield
- 屬性：金屬材料術語
- 相關：積體電路
- 分類：比值
簡介,晶圓良率分析,晶圓良率模型,
簡介
對於先進的積體電路晶片而言，大多數的工藝步驟都必須非常接近才能保證有高的整體良率。通常在一個新工藝或新產品剛開始之初，整體的良率都不會很高。但隨著生產的進行和導致低良率的因素被發現和改進，則良率就會不斷地被提升。現產品、新工藝或是工具，每個幾個月或甚至幾周就會被引進，因此提升良率就成了半導體公司的一個永不停息的過程。
晶圓良率分析
很多半導體公司都有工程師專門從事良率提高的工作，在晶圓廠（foundary）有專門的良率提高（YE）部門的良率工程師負責提高晶圓的良率，在無晶圓公司（Fabless）的運營部門有產品工程師（PE）要負責提高良率。由於領域有所不同，這些工程師所專注的重點也會有所區別。晶圓廠內的良率工程師對製造工藝十分精通，主要通過公司的良率管理系統（YMS）對工藝相關的一些數據進行良率分析，一般有以下幾種方法：
1.產線中缺陷掃描數據（Inline Defect Scan）
2.工藝監控測試數據（WAT）
3.產線量測數據（Metrology）
4.設備共同性（Tool Commonality）
5.工藝規範性（Process Specifications）
6.失效分析（Failure Analysis）
1.設計數據包括版圖和電路圖等（GDS，Schematic，etc）
2.電性測試數據（Wafer Probling，Final Test data）
3.Schmoo圖
4.比特圖（Bitmap）
5.系統級測試（System Level Test）
6.失效分析（Failure Analysis）
晶圓良率模型
對於積體電路晶圓級的良率損失，通常會由以下兩種模式的原因導致。
第一類良率損失模式，在晶片的生產過程中一般由在生產機器中會有隨機掉落的灰塵、顆粒，或空氣中的塵埃引起，雖然這些顆粒塵埃是非常微小的肉眼不可見的，但是和積體電路的尺寸來說確已經非常巨大了。因為無法預見塵埃會附著在晶圓的那個位置，因此有的塵埃掉落在金屬線之間會有幾率導致短路，有的落在金屬線形成過程中會導致開路，還有的會引起電阻、電容等電性參數的變化，因而會導致晶片功能失常而導致的良率降低。由這類問題導致的良率損失在比較大工藝結點的製程（線寬較大），或低端工藝（製程簡單）中所占的良率損失的比例較大。因為這類工藝，一般對工藝設計沒有很大難度，而且由於線寬較大，對工藝誤差的容忍性也比較大，因此由工藝設計缺陷所導致的良率損失就比較少。
對於第一類良率損失模式的研究在上世紀60年代就已經開始了，有很多國外和台灣的學者們分別提出了各種良率預測模型，早期的研究工作主要集中在尋找良率和線上缺陷的關係上，並用此預測模型來尋找影響良率的關鍵工藝步驟和機台。
表1 以缺陷為因子的良率預測模型（第一類良率損失）
第二類良率損失模式，積體電路在設計過程中的缺陷也會導致良率的降低。由於在整個晶片製造的流水線上至少有上百道工藝，而且每一道工藝都可能在幾台甚至十幾台相同的機台上完成，有的機台是同型號的，有的機台是不同配置的甚至連機台設計原理都完全不同。而且每台機台由於供電、供水、供氣、真空度、機台設計等各種原因會有自己本身的工藝波動，而機台和機台之間由於維護手法、使用年限、人為操作等原因還存在著機台與機台間的波動。這些複雜的因素共同組成了晶片製造環境的不確定性。經過不同道工藝的不確定性疊加，最終對產品的質量參數會產生一定的影響。
當晶片的設計技術要求較低時，即線寬較大，產品規格限較寬時，這種問題比較少反應出來，因為那時產品對製成能力的容忍度比較高，及時機台有些偏差，設計的容錯性也能完全吸收這些誤差。而隨著晶片設計要求的提高，尤其是14nm及以下的先進技術節點中，工程師發現機台能力的進步往往跟不上技術的提高，因而製成產品容錯性越來越差，對工藝能力的要求越來越高，工藝設計的問題因而慢慢凸顯出來，對良率的影響也越來越大。第二類良率損失模式也慢慢超過第一類良率損失模式，成為導致良率損失的元兇，特別是一些新研發的工藝技術和新的更小技術結點的結合，更容易導致第二類良率損失。如果說第一類良率損失是由於外界的隨機波動導致的，那么第二類良率損失則更多的是由工藝本身固有的能力不足導致的。
表2 以電性測試參數為因子的良率測設模型（第二類良率損失）。
