套用於下一代100Gbps乙太網的高速串列接口PHY關鍵技術研究

《套用於下一代100Gbps乙太網的高速串列接口PHY關鍵技術研究》是依託清華大學，由張春擔任項目負責人的面上項目。

基本介紹

• 中文名：套用於下一代100Gbps乙太網的高速串列接口PHY關鍵技術研究
• 依託單位：清華大學
• 項目負責人：張春
• 項目類別：面上項目

項目摘要

乙太網以其成本低、可靠性高、安裝維護簡單等優點而成為普遍採用的網路技術。隨著網際網路技術的不斷發展和用戶數量的大幅增長，用戶對數據傳輸和接入頻寬的需求也越來越大,目前現有的10Gbps乙太網技術已難以滿足當前的需求。因此，新的100Gbps乙太網技術研究勢在必行，目前在國際上也是研究熱點。高速串列接口作為100Gbps乙太網物理層的核心部分，對它的研究與套用已十分迫切。本項目基於IEEE 802.3ba標準，研究套用於100Gbps乙太網的4通道25Gbps高速串列接口PHY的關鍵技術，主要研究內容包括：高速串列接口低功耗技術、低抖動時鐘產生與恢復技術、高速數據均衡技術、降低多高速通道間的串擾技術。最終設計和實現全集成、低功耗、高性能的4x25Gbps高速串列收發機原型樣片以驗證關鍵技術的研究成果，為下一代100Gbps乙太網的實用化打下堅實基礎。

結題摘要

乙太網以其成本低、可靠性高、安裝維護簡單等優點而成為普遍採用的網路技術。隨著網路頻寬需求的不斷提高，乙太網的數據率已經從10Gbps發展到了100Gbps。而高速串列接口作為乙太網物理層的核心部分，是實現100Gbps 乙太網廣泛套用的關鍵所在。 本項目針對100Gbps 乙太網的套用背景，在單通道25Gbps的數據率下對高速串列接口的關鍵技術進行研究，提出並採用了多種創新技術，以實現具有高數據率、低功耗、低抖動和高性能均衡的高速串列接口收發機晶片。其中主要的創新點包括：提出了一種新型的1/4速率發射機架構，採用一種無分頻器的時鐘產生電路，可以大幅度降低發射機時鐘通路和數據通路的功耗；提出了一種嵌入FFE和XTC的SST輸出驅動級電路，實現了對符號間干擾和遠端串擾的同時補償；實現了一種兼容軟判決技術和新型動態電路結構的低功耗DFE，同時提出了一種混合交替時鐘策略，保證了該DFE對時序的要求；採用了基於新型動態電路結構的波特率CDR，與DFE自適應模組相結合，大大降低了接收機的整體功耗。基於這些技術創新，在TSMC 65nm CMOS工藝下設計並實現了一款25Gbps的高速串列接口收發機晶片，其中發射機集成了4條數據通路，實現了100Gbps的總數據率，為100Gbps乙太網的套用打下了堅實基礎。該收發機的整體功耗效率小於3mW/Gb/s，整體均衡能力超過40dB，誤碼率小於1e-12。 隨著項目研究的逐步深入，我們先後發表了11 篇學術論文，被國內外一流的期刊、會議收錄，其中的絕大多數被SCI 和EI 收錄；為保護智慧財產權，我們也申請了3 項國家發明專利；此外，還建立起一隻完整的科研隊伍，培養了8 名研究生。