《單片式像素探測器列級低功耗ADC讀出技術研究》是依託山東大學，由張亮擔任項目負責人的青年科學基金項目。
基本介紹
- 中文名：單片式像素探測器列級低功耗ADC讀出技術研究
- 項目類別：青年科學基金項目
- 項目負責人：張亮
- 依託單位：山東大學
中文摘要,結題摘要,
中文摘要
針對未來粒子對撞機的頂點探測器（Vertexing detector）和徑跡探測器（Tracking detector），開展單片式像素探測器（MAPS）低功耗讀出電路技術的研究。目前MAPS研發轉向深亞微米CMOS工藝，主流的晶片結構針對頂點探測器的內層，採用小尺寸像素和二進制讀出方式，空間解析度高，但功耗較大。而對於外層的頂點探測和徑跡探測，由於感測面積較大，要求晶片功耗更低。本項目針對探測器外層需求，最佳化改進像素探測器結構，適當增加像素的尺寸，並採用列級模數轉換器（ADC）讀出，在保證有效空間解析度的前提下，降低晶片的功耗，並縮短晶片的積分時間。同時，ADC將採用自觸發的工作模式，有效降低功耗。通過對列級低功耗ADC讀出電路的設計研究，掌握MAPS像素探測器的前端電子學技術以及深亞微米工藝低功耗電路的設計方法，為今後實現高性能MAPS探測器奠定堅實的基礎。
結題摘要
根據CEPC徑跡探測器要求，最佳化改進像素探測器結構，適當增加像素尺寸，並採用列級模數轉換器（ADC）讀出，取代原有的鑑別器讀出，一方面多位像素信息能有效提高探測器的位置解析度，另一方面，在保證相同解析度情況下，增大像素尺寸能夠減小像素陣列，這對於降低占有面積較大的外層徑跡探測器功耗有很大幫助。 為開展這一研究，主要完成了以下研究內容： （1）通過對MIMOSA系列晶片以及實驗室原型晶片的測試結果總結、分析，確定每列由3位ADC讀出取代1位鑑別器讀出，同時確定了其設計指標。 （2）通過對比不同結構的ADC能量效率，選定SAR ADC作為列讀出電路結構，目前完成了SAR ADC的原理圖和版圖設計。 （3）通過gm/id能量效率設計方法設計低功耗電路，完成了在0.18 µm工藝下，電晶體的特性曲線仿真，其中包括gm/id與Vov (過驅動電壓)、ft (特徵頻率)、id/w的關係曲線。依據這種設計方法，完成了SAR ADC讀出電路設計。 實驗室完成了首個針對CEPC徑跡探測器的原型晶片設計，並基於Towerjazz 0.18 μm CMOS CIS (CMOS imager sensor)工藝成功流片。晶片採用模擬輸出、逐行掃描的工作方式，工作時鐘頻率為2MHz，像素陣列為64行×16列，讀出速度為32 μs/幀，總共9組像素陣列，每組像素陣列輸出由地址解碼單元控制，晶片面積為2 mm × 7.88 mm，目前晶片處於測試階段。 完成了SAR ADC的原理圖和版圖設計，並通過了Corner仿真和版圖DRC、LVS檢查。仿真結果顯示其性能很好的滿足我們的指標要求，電路設計基於Towerjazz 0.18 μm CMOS工藝，採樣頻率為12.5 MHz，平均功耗為90 μW，同時DNL小於0.25 LSB，INL小於0.5 LSB，每列ADC面積為30 µm x 170 µm。 通過本項目研究，我們掌握了像素探測器的讀出電路技術以及低功耗設計方法，為將來集成像素陣列提供了依據，也為開展高性能像素探測器研發奠定了堅實基礎。
