千核級處理器的高效模擬關鍵技術研究

《千核級處理器的高效模擬關鍵技術研究》是依託中國人民解放軍國防科技大學，由趙天磊擔任項目負責人的青年科學基金項目。

基本介紹

• 中文名：千核級處理器的高效模擬關鍵技術研究
• 項目類別：青年科學基金項目
• 項目負責人：趙天磊
• 依託單位：中國人民解放軍國防科技大學

中文摘要

近年來，片上多核及眾核體系結構成為國內外的研究熱點。而根據摩爾定律，單晶片上集成的處理器核數目將呈指數級增加，千核級處理器已不再遙遠。隨著處理器核數目的增加，傳統串列模擬器在模擬此類結構時的性能會急劇惡化。與此同時，千核級處理器的體系結構設計空間卻擴大了數倍。因此，體系結構設計空間探索的效率將會非常低，模擬器這一重要研究手段將面臨巨大挑戰。.本課題提出一個面向千核級體系結構的分散式並行模擬加速框架，利用 Host 平台的並行計算能力來開發目標機模型中天然存在的粗粒度並行性，以提高模擬器的速度。重點突破目標機模型動態自適應劃分技術、Host並行層次與拓撲結構感知的模型映射技術、保守與樂觀相結合的高效模擬時間同步技術，以及模擬負載動態平衡技術。研究成果將對國產多核眾核微處理器設計起到重要的基礎支撐作用。

結題摘要

體系結構模擬器是微處理器研製中必需的一個基礎性工具，對處理器微體系結構設計最佳化具有無可替代的重要作用。一方面，模擬器可以作為一個參考模型，輔助處理器驗證過程。另一方面，模擬器也可以為處理器的性能最佳化提供指導。現代多核超標量微處理器結構非常複雜，這導致單純的定性分析已經不足以對設計方案進行優選。另外，也沒有哪種解析模型能處理這種複雜性。因此，模擬分析成為現代處理器設計最佳化中一種必不可少的基礎手段。 本課題研究了千核時代處理器模擬器設計中的若干關鍵問題。課題研究了功能級模擬器的結構與實現。主要包括功能模擬器中目標處理器體系結構狀態表示、目標機到主機存儲映射方法、指令解碼以及高效指令執行等關鍵技術。研究了片上存儲層次的建模技術，並在此基礎上分析了SPEC CPU測試程式對Cache容量的敏感性。研究了眾執行緒寬向量體系結構的功能和性能建模方法。研究了大規模分散式並行模擬器設計中的若干關鍵問題，包括整體框架、原子指令高效模擬和分散式宿主環境下的共享存儲實現方法。還研究了基於多模擬器協同模擬的微處理器驗證技術，利用模擬器和處理器RTL設計進行協同模擬，可以快速準確的定位RTL中的設計缺限。 課題研究期間，發表學術論文12篇；已公示專利4項，其中2項已授權；培養博士研究生3人，已畢業2人；培養碩士研究生6人，已畢業5人。課題緊密結合國防科大微電子所國產高性能通用微處理器研製任務，滿足了微處理器研製過程中微體系結構設計最佳化、功能驗證、面積功耗預估等相關需求，為國產高性能通用微處理器的研製提供了重要支撐。