《分數分頻頻率綜合器中非線性相位噪聲摺疊機理的研究》是依託復旦大學，由唐長文擔任項目負責人的面上項目。
基本介紹
- 中文名：分數分頻頻率綜合器中非線性相位噪聲摺疊機理的研究
- 依託單位：復旦大學
- 項目類別：面上項目
- 項目負責人：唐長文
項目摘要,結題摘要,
項目摘要
隨著CMOS積體電路工藝技術水平的不斷進步，許多無線射頻收發機終端迅速從單標準系統向多模式、多頻段和多標準方向發展。這使得提供本振信號的頻率綜合器輸出的頻率範圍越來越寬，同時相位噪聲性能要求也越來越高，這樣具有極低帶內相位噪聲性能的本振電路顯得尤為重要。因此，具有極低帶內相位噪聲性能的分數分頻頻率綜合器的研究與設計，不僅在學術上有很強的研究價值，而且具有很高的經濟實用價值。分數分頻頻率綜合器中非線性相位噪聲摺疊機理的研究就是研究電路非線性對分數分頻頻率綜合器性能的影響，徹底解決非線性相位噪聲摺疊效應，同時避免參考時鐘雜散惡化問題，在中芯國際製造(上海)有限公司(SMIC)的最先進的55納米CMOS工藝上完成一款50兆赫茲到6000兆赫茲，帶內相位噪聲性能低於-110-dBc/Hz，參考時鐘雜散低於-80dBc的分數分頻頻率綜合器晶片設計。
結題摘要
隨著CMOS積體電路工藝技術水平的不斷進步，許多無線射頻收發機終端迅速從單標準系統向多模式、多頻段和多標準方向發展。這使得提供本振信號的頻率綜合器輸出的頻率範圍越來越寬，同時相位噪聲性能要求也越來越高，這樣具有極低帶內相位噪聲性能的本振電路顯得尤為重要。因此，具有極低帶內相位噪聲性能的分數分頻頻率綜合器的研究與設計，不僅在學術上有很強的研究價值，而且具有很高的經濟實用價值。分數分頻頻率綜合器中非線性相位噪聲摺疊機理的研究就是研究電路非線性對分數分頻頻率綜合器性能的影響，徹底解決非線性相位噪聲摺疊效應，同時避免參考時鐘雜散惡化問題，在中芯國際製造(上海)有限公司(SMIC)的最先進的55納米CMOS工藝上完成一款50兆赫茲到6000兆赫茲，帶內相位噪聲性能低於-110-dBc/Hz，參考時鐘雜散低於-80dBc的分數分頻頻率綜合器晶片設計。
